1. 信号完整性概述
什么是信号完整性？
信号完整性，简称 SI。说白了，就是保证信号从驱动端发出，经过传输路径，到达接收端时，还能保持应有的波形质量。
我经常跟团队里的新人打比方：信号就像快递。你寄出一个完好的包裹，中途经过各种转运站，最后送到客户手上。如果包裹被压扁了、淋湿了、或者送错了地址，那就是信号完整性问题。
在数字电路里，信号是 0 和 1 的电压跳变。理想情况下，波形应该是方方正正的矩形。但实际走线上有电阻、电容、电感，信号会变形、延迟、甚至串扰到相邻走线上去。
信号完整性的核心目标：让接收端能正确识别发送端发出的逻辑电平，误码率低于设计要求。
为什么信号完整性越来越重要？
这个问题我回答过很多次。原因其实很直接——速度上去了，问题就出来了。
十年前我做 DDR2 设计，时钟才 200MHz，走线长一点短一点，问题不大。现在 DDR5 跑到 6400MT/s，一个 bit 的宽度才 156ps。你想想看，信号从驱动端到接收端，传输延迟可能就几十皮秒。稍微有点阻抗不连续，反射回来的信号就能把眼图彻底搞乱。
我总结了几点核心原因：
- 速率提升：信号上升时间越来越短，高频分量越来越多，传输线效应变得不可忽略
- 电压降低：从 5V 降到 1.8V、1.2V、甚至 0.9V，噪声容限越来越小
- 集成度提高：一块 PCB 上塞进几十个高速接口，串扰、电源噪声互相叠加
- 成本压力：层数不能太多，板材不能太好，设计裕量被压缩到极限
我的经验：曾经有个项目，DDR3 跑 1600MT/s，仿真看眼图完全合格。结果板子打样回来，死活跑不稳。查了两周，发现是参考平面被分割了，回流路径绕了个大圈。嗯，从那以后我每次布局前都会先检查参考平面的完整性。
信号完整性的三大黄金法则
做 SI 这么多年，我把核心原则浓缩成三条。这三条法则，我建议每个硬件工程师都刻在脑子里。
| 法则 | 核心思想 | 一句话口诀 |
|---|---|---|
| 法则一：阻抗控制 | 传输路径上的特性阻抗必须连续、可控 | 阻抗不连续，反射必出现 |
| 法则二：回流路径 | 信号必须有紧邻的、完整的参考平面 | 信号走多快，回流走多近 |
| 法则三：串扰抑制 | 相邻走线之间的电磁耦合必须受控 | 间距不够宽，串扰翻一番 |
法则一：阻抗控制
信号在传输线上传播时，会遇到一个瞬时阻抗，这就是特性阻抗。如果走线的宽度、介质厚度、介电常数发生变化，阻抗就会跳变。阻抗一变，一部分信号能量就会被反射回来。
反射会造成过冲、下冲、振铃。严重的时候，接收端会把 1 误判成 0，或者反过来。
避坑指南：我曾经遇到过一块板子，走线从表层换到内层，过孔没做阻抗优化。结果反射系数高达 0.3，眼图直接闭合。后来在过孔周围加了回流地过孔，才把问题压下去。
常见的阻抗控制目标：
- 单端信号：50Ω ± 10%
- 差分信号：100Ω ± 10%
- USB 2.0：90Ω 差分
- HDMI：100Ω 差分
法则二：回流路径
信号是走在前面的，电流是流在后面的。任何信号都必须有一个回流路径，而且这个路径要尽可能短、尽可能宽。
如果回流路径被切断，信号就得绕道走。绕道就意味着环路面积变大，电感增加，噪声辐射增强，同时信号质量也会下降。
关键点：回流路径不完整，是很多 SI 问题的根源。分割的电源平面、挖空的参考层、跨沟的走线，都是定时炸弹。
法则三：串扰抑制
串扰是相邻走线之间的电磁耦合。一条走线上的信号跳变，会在相邻走线上感应出噪声。串扰分为容性串扰和感性串扰，前者产生同向噪声，后者产生反向噪声。
我常用的串扰抑制手段：
- 增大间距：3W 原则（间距 ≥ 3 倍线宽）是基本要求
- 加屏蔽地线：在敏感信号两侧加地线，能有效隔离
- 减少平行长度：两条走线平行越长，串扰越大
- 层间正交布线：相邻层走线方向垂直，减少耦合
我的习惯：做高速接口布线时，我会先布时钟和敏感信号，给它们留足空间。剩下的走线再往缝隙里塞。顺序搞反了，后面改起来很痛苦。
三大法则的关系
这三条法则不是孤立的。它们互相影响，互相制约。你调整阻抗，可能影响串扰；你优化回流路径，可能改变阻抗。
下面这张图，是我自己总结的 SI 知识框架，帮你理清这三条法则之间的关系：
小结
信号完整性不是什么玄学。它就是一套工程方法，用来保证信号在高速传输时不出错。三大法则——阻抗控制、回流路径、串扰抑制——是所有 SI 设计的根基。
我刚开始做高速设计时，也踩过不少坑。但只要你把这三条法则吃透了，大部分问题都能提前规避。后面的章节，我会逐一深入讲解每条法则的具体实现方法、仿真技巧和实战案例。
记住：信号完整性不是事后补救，而是从原理图设计阶段就要开始考虑的。越早介入，成本越低，效果越好。