1. 课程导入与高速差分通道全景
在高速数字系统里，当数据速率跨过 5 Gbps、10 Gbps 甚至 25 Gbps 之后，信号在 PCB 走线、连接器、过孔和线缆上的行为已经不再像低速时代那样"一根线传一个电平"那么简单。此时工程师面对的核心对象，是一条由发送端、封装、走线、过孔、连接器、接收端共同构成的高速差分通道。本课程要解决的，就是如何把这条通道从"物理结构"抽象成"可计算、可仿真、可优化的模型"，并据此做出设计决策。
差分信号的本质：不是两根线，而是一对耦合的传输系统
差分信号用两条物理走线（通常记为 P 与 N）传输一个逻辑信息，接收端关注的是两者之间的电压差 Vdiff = Vp − Vn，而不是任意一根线对地的绝对电压。这个定义带来三个直接后果：
- 共模抑制：外部噪声、地弹、电源波动往往同时耦合到 P 和 N 上，做差之后被抵消，因此差分通道对共模干扰天然不敏感。
- 回流可控：单端信号的返回电流走"最小阻抗路径"，容易在地平面上乱窜；差分对的返回电流主要在两线之间流动，辐射和串扰更可控。
- 参考点弱化：接收端判决依赖 Vdiff，对参考地电位的依赖降低，这也是高速 SerDes 普遍采用差分的原因。
需要强调的是，差分对的两根线之间存在奇模阻抗与偶模阻抗的区别：当两线加相反信号（差分模式）时，看到的单线阻抗是 Zodd；加相同信号（共模模式）时看到的是 Zeven。工程上常说的"差分阻抗 100 Ω"，指的是差分模式下两线之间的等效阻抗，约等于 2×Zodd。这个约定在本课程后续所有阻抗、S 参数和 TDR 分析中保持一致：差分阻抗 = 2×Zodd，共模阻抗 = Zeven/2。
高速差分通道由哪些部分组成
一条真实通道从芯片到芯片，通常包含以下环节，每一环都会引入损耗、反射或模式转换：
- 发送端驱动器：输出差分摆幅、上升时间、预加重/去加重（FFE）能力。
- 封装与 BGA 出线：焊球、封装走线、过孔，短但寄生明显。
- PCB 差分走线：决定特征阻抗、损耗（导体损耗 + 介质损耗）、偏斜。
- 过孔与换层：stub、反焊盘、参考平面切换，是反射与谐振的主要来源。
- 连接器与线缆：阻抗不连续、串扰、屏蔽完整性。
- 接收端：终端匹配、CTLE/DFE 均衡、采样判决。
把这些环节串起来看，通道的电气行为可以用插入损耗 IL(f)、回波损耗 RL(f)、串扰 NEXT/FEXT、模式转换 SCD21 等指标描述。下图给出了一条典型高速差分通道的组成与信号流向，同时标出了各环节最值得关注的损伤类型。
为什么必须建模，而不能只靠经验
很多团队在 5 Gbps 以下靠"阻抗控 100 Ω、长度匹配、少打过孔"就能过关，但速率提升后，通道的频域损耗和时域反射会共同决定眼图是否张开。仅凭经验无法回答几个关键问题：
- 这条 12 inch 走线在 14 GHz 的插入损耗是多少？接收端 DFE 能否补偿？
- 过孔 stub 长度从 0.8 mm 减到 0.4 mm，回波损耗能改善多少 dB？
- 连接器处 5 Ω 的阻抗突变，会在眼图上产生多大的确定性抖动？
建模的价值在于把这些问题变成可量化、可迭代的计算。典型流程是：从叠层与几何参数出发，用 2D/3D 场求解器提取 S 参数；把 S 参数与驱动器 IBIS-AMI 模型、接收端均衡模型级联；在时域仿真中生成眼图、浴盆曲线和 BER 轮廓；再根据结果反推几何或均衡参数的调整方向。这个过程不是一次性的，而是"建模—仿真—对比—优化"的闭环。
典型应用场景
本课程讨论的差分通道广泛存在于以下场景，它们的共同点是速率高、通道损耗大、对误码率敏感：
- 数据中心与交换机：25G/56G/112G PAM4 SerDes 背板与铜缆通道。
- 高速存储：PCIe Gen4/Gen5/Gen6、CXL 的差分链路。
- 消费电子：USB4、Thunderbolt、HDMI 2.1 的差分对与线缆。
- 汽车与工业：车载以太网、GMSL/FPD-Link 等长距离差分链路。
不同场景的侧重点不同：背板关注长距离损耗与连接器反射，线缆关注屏蔽与串扰，芯片间短通道关注过孔与封装寄生。但建模与优化的方法论是共通的。