4、模拟前端设计：信号调理电路（放大、滤波、隔离）、抗混叠滤波器设计、参考电压与电源噪声抑制

在Edge AI采集链路中，ADC（模数转换器）是连接物理世界与数字世界的桥梁，而模拟前端（AFE，Analog Front End）则是这座桥梁的“引桥”。传感器输出的原始信号往往极其微弱（微伏至毫伏级）、包含大量共模干扰与带外噪声，且输出阻抗高、驱动能力弱。若直接将这样的信号送入ADC，量化结果将毫无意义。本章聚焦模拟前端的三大核心任务：信号调理（放大、滤波、隔离）、抗混叠滤波器设计以及参考电压与电源噪声抑制。我们将从工程实践角度，剖析每一环节的设计原理、关键参数、实现方法及常见陷阱，帮助您构建一条高保真、高稳定性的模拟采集通道。

上图展示了Edge AI模拟采集通道的完整信号链与电源/参考分配关系。传感器输出的微弱信号首先经过仪表放大器进行差分放大与共模抑制，随后通过低通滤波器去除带外噪声，再经隔离屏障实现系统保护与地电位隔离，最后由缓冲器驱动ADC的采样电容。与此同时，低噪声LDO为各级运放供电，精密基准源为ADC提供转换参考，去耦电容网络确保电源轨的纯净。图中TP1、TP2、TP3为关键测试点，分别用于验证输入信号质量、调理后信号幅度以及滤波后信号频谱。

4.1 信号调理电路：放大、滤波与隔离

4.1.1 核心原理：为什么传感器信号不能直接进ADC？

传感器输出信号具有三个显著特征：幅度极小（热电偶输出约40µV/°C，应变片桥路输出仅2mV/V激励）、含有强共模分量（工业现场地电位差可达数伏）、输出阻抗高（压电传感器可达MΩ级）。ADC的输入要求通常是0~VREF的单端电压，且需要低阻抗驱动源。若将传感器直接连接ADC，不仅信号幅度远低于LSB（最低有效位）分辨率，共模电压还可能超出ADC输入范围导致永久损坏。

信号调理电路的核心任务可归纳为三点：幅度匹配（将微弱信号放大至ADC满量程的50%~80%）、阻抗变换（将高阻抗源转换为低阻抗驱动）、噪声滤除（抑制带外干扰和共模噪声）。其中，仪表放大器（INA）因其高共模抑制比（CMRR）和差分输入结构，成为传感器前端的第一级标准选择。

4.1.2 判断方法与设计流程

设计信号调理链路时，应遵循以下流程：

1. 确定增益分配：根据传感器满量程输出和ADC参考电压计算总增益。例如，某压力传感器满量程输出20mV，ADC参考电压为4.096V，则总增益需为4.096V/20mV ≈ 205倍。建议将增益分配为两级：第一级INA增益50倍，第二级运放增益4.1倍，避免单级增益过高引入噪声。
2. 选择INA架构：三运放仪表放大器（如AD8221、INA128）提供高CMRR（>100dB），适合桥式传感器；电流反馈型INA（如INA168）适合高边电流检测。需注意INA的增益电阻RG的温度系数直接影响增益漂移，应选用±25ppm/°C以内的金属膜电阻。
3. 设计滤波级：在放大后插入一阶RC低通（截止频率设为信号带宽的3~5倍），用于抑制高频干扰。若信号带宽极低（如温度测量0.1Hz），可选用有源二阶低通（如Sallen-Key结构）获得更陡峭的滚降特性。
4. 隔离方案选择：当传感器与ADC之间存在地电位差或安全隔离要求时，需使用隔离放大器（如ISO124）或数字隔离器+隔离电源方案。隔离耐压等级需满足IEC 61010标准，典型值为2.5kVrms。

4.1.3 案例拆解：工业温度采集通道的信号调理

背景与约束：某工业设备需采集K型热电偶信号，温度范围0~800°C，对应热电势0~33.277mV。ADC选用24位Σ-Δ型（如ADS1256），参考电压2.5V，采样率20SPS。现场存在50Hz工频干扰和电机产生的2kV EFT脉冲。

初始现象：直接连接热电偶至ADC时，读数跳动超过±50°C，且偶发ADC输入过压损坏。

分析过程：热电偶输出阻抗约10Ω，但引线长达5米，拾取大量共模噪声。ADC输入绝对电压范围-0.1V~VREF+0.1V，而共模电压可能达到±2V。此外，50Hz工频干扰经热电偶引线耦合为差模信号。

实际操作步骤：

• 选用AD8221仪表放大器，增益设为100倍（RG=499Ω），将33.277mV放大至3.3277V，接近2.5V满量程的80%。
• 在INA输出端设计二阶有源低通滤波器，截止频率10Hz（Sallen-Key结构，使用OPA2188），对50Hz衰减>40dB。
• 在热电偶输入端并联100nF差模电容和2.2nF共模电容（Y电容），构成EMI滤波器。
• 选用ISO124隔离放大器，隔离耐压2.5kVrms，隔离侧电源由DC-DC转换器（B0505S）提供。

结果对比：改造后温度读数稳定在±0.5°C以内，EFT测试通过。代价是信号链路延迟增加约15ms（滤波器群延迟），但对温度采样无影响。

复盘经验：隔离放大器会引入额外噪声（ISO124输出噪声约50µVrms），因此隔离应放在高增益放大之后，而非之前。同时，隔离电源的纹波需控制在10mV以内，否则会通过隔离放大器耦合到输出。

4.1.4 常见误区与总结

4.2 抗混叠滤波器设计

4.2.1 核心原理：混叠的数学本质与工程危害

根据奈奎斯特采样定理，当信号频率超过采样率的一半（fs/2）时，高频分量会折叠到低频带内，形成不可恢复的混叠失真。在Edge AI系统中，传感器信号往往包含大量高频噪声（如开关电源的纹波、无线通信的射频干扰），这些噪声频率远高于信号带宽。若不加滤波直接采样，混叠后的噪声将“伪装”成有效信号，导致AI模型误判。

抗混叠滤波器的设计目标是在信号带宽内保持平坦，在fs/2以上提供足够衰减。工程上，通常要求滤波器在fs/2处的衰减≥60dB，以保证混叠噪声低于ADC的1个LSB。

4.2.2 滤波器阶数与拓扑选择

滤波器阶数决定了滚降陡峭度。一阶RC滤波器滚降速率仅-20dB/dec，在fs/2处难以达到60dB衰减。实际设计需使用二阶或三阶有源滤波器。常用拓扑包括：

• Sallen-Key拓扑：结构简单，增益精度高，适合截止频率<100kHz的应用。但Q值对元件参数敏感，高Q值（>1）时易振荡。
• 多重反馈（MFB）拓扑：对元件变化不敏感，适合高Q值带通/低通设计，但增益精度略差。
• 巴特沃斯响应：通带内最大平坦，适合信号保真度要求高的场景。三阶巴特沃斯在fs/2处衰减约-60dB（当截止频率=fs/4时）。

设计时需根据ADC采样率和信号带宽确定截止频率。例如，信号带宽1kHz，采样率10kSPS，则截止频率可设为2kHz（fs/5），三阶巴特沃斯在5kHz（fs/2）处衰减约-80dB。

4.2.3 实战场景：Σ-Δ ADC的片上滤波与外部滤波分工

现代Σ-Δ ADC（如ADS1256、MCP3561）内部包含数字抽取滤波器，可提供陡峭的阻带衰减。但数字滤波器无法抑制模拟域的混叠——高频噪声在进入调制器之前就会折叠。因此，外部模拟抗混叠滤波器仍是必需的，但其要求可放宽：只需在调制器采样频率（通常为输出数据率的64倍或更高）处提供足够衰减。

例如，ADS1256输出数据率30kSPS时，调制器频率为30kSPS×64=1.92MHz。外部滤波器只需在1.92MHz处衰减>40dB即可，这用二阶有源滤波器即可实现。相比之下，SAR ADC（如ADS8860）没有数字滤波，外部抗混叠滤波器必须严格在fs/2处提供>60dB衰减，通常需要三阶或四阶滤波器。

4.2.4 设计验证与常见误区

滤波器设计完成后，必须使用网络分析仪或频谱分析仪验证幅频响应。常见误区包括：

• 只关注截止频率，忽略Q值：Q值过高会导致通带内出现尖峰，放大信号。
• 运放带宽不足：滤波器运放的增益带宽积（GBW）需大于截止频率的10倍，否则高频段实际衰减不足。
• 电容介质选择不当：X7R电容在直流偏压下容量下降50%以上，导致截止频率偏移。应使用C0G或薄膜电容。

4.3 参考电压与电源噪声抑制

4.3.1 核心原理：参考电压的“绝对标尺”作用

ADC的量化过程本质上是将输入电压与参考电压VREF进行比较。VREF的任何噪声或漂移都会直接叠加到转换结果中，且无法通过数字滤波消除。例如，一个16位ADC，VREF=4.096V，其1LSB=62.5µV。若VREF含有100µVpp的噪声，则转换结果将产生±1.6LSB的跳动，等效于输入信号噪声。

参考电压源的关键指标包括：初始精度（典型±0.05%）、温度漂移（<5ppm/°C）、长期稳定性（<50ppm/1000h）、输出噪声（0.1Hz~10Hz频段<10µVpp）。常用的基准源包括：

4.3.2 电源噪声抑制策略

电源噪声通过两条路径影响ADC：直接耦合（电源引脚）和间接耦合（通过参考电压）。抑制策略需多管齐下：

1. LDO后级滤波：在LDO输出端串联铁氧体磁珠（如BLM18AG121SN1D）并并联10µF+100nF去耦电容，构成π型滤波。磁珠在100MHz时阻抗约120Ω，有效抑制高频开关噪声。
2. 参考电压去耦：在VREF引脚放置1µF低ESR电容（X7R）和10nF C0G电容并联，形成宽带去耦。电容应尽量靠近引脚，走线宽度≥0.5mm。
3. 模拟地与数字地分离：在ADC芯片下方采用单点连接（磁珠或0Ω电阻），避免数字开关电流污染模拟地。
4. PSRR考量：ADC的电源抑制比（PSRR）通常在60~80dB（100kHz处），但高频时急剧下降。因此，LDO的带宽应尽量低（<100kHz），避免高频噪声通过LDO放大。

4.3.3 案例拆解：高精度应变采集的电源与参考设计

背景：设计一个24位应变桥采集系统，采样率1kSPS，要求有效分辨率>20位。系统由24V工业电源供电，板载DC-DC产生±5V。

初始问题：使用DC-DC直接供电时，ADC输出噪声达15µVrms，有效分辨率仅18.5位。

分析：DC-DC开关频率400kHz，纹波50mVpp。虽然经过LDO（TPS7A4700）后纹波降至1mVpp，但LDO的PSRR在400kHz处仅30dB，仍有约30µVpp噪声泄漏。同时，参考电压REF5025的输入电源直接取自LDO输出，导致VREF含有相同噪声。

解决步骤：

• 在LDO输出与ADC电源引脚之间增加LC滤波器（10µH电感+22µF电容），截止频率约10kHz，对400kHz衰减>60dB。
• 为REF5025单独增加一级RC滤波（10Ω+10µF），截止频率1.6kHz，进一步净化参考源输入。
• 将ADC的AVDD和DVDD分别用磁珠隔离，模拟地采用星型连接。

结果：ADC输出噪声降至2.1µVrms，有效分辨率提升至21.3位。代价是电源启动时间增加约50ms，但系统允许。

复盘：LC滤波器的自谐振频率需避开DC-DC开关频率。本例中，10µH电感与22µF电容的谐振频率约10.7kHz，远低于400kHz，安全。若使用小电感（1µH），谐振频率可能落在100kHz附近，反而放大噪声。

4.3.4 常见误区与设计清单

• 误区1：认为LDO能解决所有噪声。LDO的PSRR在高频段衰减严重，必须配合LC或RC滤波。
• 误区2：参考电压去耦电容过大。超过10µF的电容会降低基准源的稳定性，可能引起振荡。
• 误区3：忽视地平面切割。模拟地与数字地分离时，若切割不当形成环路，反而成为天线。

设计清单：

1. 确认ADC的PSRR曲线，确定电源噪声预算。
2. 选择LDO时，关注其高频PSRR（>100kHz）而非仅低频。
3. 参考电压源需独立供电，避免与数字电路共用LDO。
4. 所有去耦电容的谐振频率应覆盖目标噪声频段。
5. 使用频谱分析仪测量VREF引脚的实际噪声，而非仅依赖数据手册。

模拟前端设计是Edge AI采集链路中最考验硬件功底的环节。信号调理决定了信号的“保真度”，抗混叠滤波器决定了“纯净度”，而电源与参考电压则决定了“稳定度”。三者环环相扣，任何一环的疏忽都会在最终数据中留下痕迹。在实际项目中，建议按照“先仿真、后打样、再调试”的流程，利用SPICE仿真验证滤波器响应，用频谱仪实测噪声底，最终通过校准算法补偿残余误差。只有将模拟域的每一个细节打磨到位，数字域的AI算法才能发挥其应有的威力。