3、PSRAM工作原理：伪静态随机存取存储器的读写时序、刷新机制、突发传输与页模式
PSRAM（Pseudo Static Random Access Memory，伪静态随机存取存储器）在ESP32系统中扮演着扩展内存容量的关键角色。它之所以被称为“伪静态”，是因为其外部接口与SRAM完全兼容——无需用户干预刷新，读写时序简单；但其内部存储单元实际采用DRAM结构，依赖周期性刷新来维持数据。理解PSRAM的读写时序、刷新机制、突发传输与页模式，是分析带宽瓶颈、优化访问效率的理论基础。本章将从这四个维度展开，并结合ESP32的实际应用场景进行剖析。
上图展示了PSRAM内部的核心模块与数据流向。ESP32通过SPI/QSPI/OPI接口发送命令与地址，经命令译码器解析后，地址锁存器将行地址与列地址分离，随后访问DRAM存储阵列。刷新控制逻辑独立运行，周期性地对存储单元进行充电刷新。数据I/O缓冲与突发计数器配合，实现连续数据的快速传输。页模式控制逻辑则负责在行缓冲命中的情况下，以最高效率读取同一行内的多个列地址。理解这条链路，是后续分析带宽瓶颈的起点。
3.1 读写时序：命令、地址与数据的相位关系
PSRAM的读写操作遵循严格的时序协议。以ESP32常用的APS6404P（QSPI PSRAM）为例，一次完整的读操作包含以下阶段：片选（CS）拉低、发送命令字节（如0x0B用于快速读）、发送24位地址、插入若干等待周期（Dummy Cycles）、然后连续读取数据。写操作类似，但命令字节不同（如0x02），且数据紧随地址之后发送，无需等待周期。
关键时序参数包括：tCHQV（时钟高电平到数据有效的延迟）、tCLQV（时钟低电平到数据有效的延迟）、tSU（建立时间）和tH（保持时间）。在ESP32的SPI主控模式下，这些参数由硬件外设自动处理，但开发者仍需关注时钟频率与等待周期的配置。例如，当SPI时钟为80MHz时，一个等待周期约12.5ns，若PSRAM要求至少3个等待周期，则必须配置Dummy Cycles为3，否则读取数据将不稳定。
| 操作类型 | 命令字节 | 地址宽度 | 等待周期 | 数据宽度 | 典型应用 |
|---|---|---|---|---|---|
| 顺序读 | 0x0B | 24位 | 8个 | 1-64字节 | 代码执行、数据拷贝 |
| 快速读 | 0x0C | 24位 | 4个 | 1-64字节 | 高吞吐数据流 |
| 顺序写 | 0x02 | 24位 | 0个 | 1-64字节 | 日志记录、参数存储 |
| 四线快速写 | 0x12 | 24位 | 0个 | 1-64字节 | 批量数据写入 |
在实际工程中，读写时序的配置直接影响带宽。若等待周期设置过长，会浪费总线周期；设置过短，则可能导致数据采样错误。ESP32的SPI驱动允许通过spi_transaction_t结构体中的dummy_bits字段精确控制等待周期。建议在初始化时根据PSRAM数据手册的AC特性表，结合当前SPI时钟频率计算最优值。
esp_psram驱动已经封装了时序配置。但若使用自定义SPI访问PSRAM，务必参考数据手册中的时序图，使用逻辑分析仪验证数据采样点是否位于数据有效窗口的中央。
3.2 刷新机制：隐藏的带宽消耗者
PSRAM内部存储单元是DRAM结构，电容电荷会随时间泄漏，因此必须周期性刷新。刷新操作由PSRAM内部电路自动完成，无需外部干预，但刷新期间存储阵列无法响应读写请求。刷新周期通常为64ms，所有行必须在此时间内至少刷新一次。刷新操作以“行”为单位，每次刷新一行，刷新一行所需时间约为几十纳秒。
刷新对带宽的影响取决于刷新频率与单次刷新时间的乘积。以APS6404P为例，其具有8192行，刷新周期64ms，则平均每7.8μs需刷新一行。若刷新一行耗时100ns，则刷新开销占比约为1.28%。这个比例看似不高，但在高负载场景下，刷新可能与关键读写操作冲突，导致额外的等待延迟。
ESP32的PSRAM控制器支持两种刷新模式：自动刷新（由PSRAM内部定时器触发）和自刷新（低功耗模式）。在正常运行时，自动刷新模式足以保证数据完整性。但在深度睡眠或待机状态下，应切换到自刷新模式以降低功耗。开发者需要注意，频繁的读写操作不会影响刷新时序，因为PSRAM内部会智能调度刷新与访问的优先级。
3.3 突发传输：连续地址访问的加速器
突发传输（Burst Mode）是PSRAM提升带宽的核心机制。当CPU访问连续地址时，PSRAM可以在发送起始地址后，无需重复发送地址，连续输出或输入多个数据。突发长度通常可配置为4、8、16或32字节（取决于具体型号）。在ESP32中，SPI控制器支持最长64字节的突发传输。
突发传输的带宽收益显著。假设SPI时钟为80MHz，QSPI模式下每个时钟周期传输4位数据，理论峰值带宽为40MB/s。若每次访问都发送完整命令+地址（约32位），则有效数据占比仅为50%。而采用32字节突发传输时，命令与地址开销被摊薄至不足5%，有效带宽可提升至38MB/s以上。
// ESP32 SPI 突发读示例（使用esp_psram驱动）
spi_transaction_t t = {
.length = 32 * 8, // 读取32字节
.rx_buffer = data_buf,
.addr = 0x123456, // 起始地址
.cmd = 0x0B, // 快速读命令
.dummy_bits = 8, // 等待周期
};
spi_device_transmit(psram_spi, &t);在实际应用中，突发传输对性能的提升取决于访问模式。若代码或数据在内存中是连续布局的，突发传输能发挥最大效用。反之，若频繁随机访问不同页，突发传输的优势将被削弱，甚至因额外的地址开销而降低效率。
3.4 页模式：行缓冲命中的艺术
页模式（Page Mode）是PSRAM针对DRAM阵列特性设计的优化机制。DRAM存储阵列按行组织，每行包含多个列地址。当访问某一行时，整行数据被读入行缓冲（Row Buffer）。若后续访问的地址位于同一行，则可以直接从行缓冲中读取，无需重新激活行，从而节省行激活时间（tRCD）。
页模式的关键参数是页大小（通常为1KB或2KB）和行激活时间。在ESP32的PSRAM中，页大小通常为1KB。若程序访问的地址落在同一页内，访问延迟可降低30%-50%。反之，若频繁跨页访问，每次都需要行激活，导致性能下降。
| 访问模式 | 行激活次数 | 平均访问延迟 | 有效带宽 | 适用场景 |
|---|---|---|---|---|
| 顺序访问（页命中） | 1次/页 | 低（约50ns） | 高（接近峰值） | 数组遍历、帧缓冲 |
| 随机访问（页未命中） | 1次/访问 | 高（约100ns） | 低（约50%） | 链表、哈希表 |
| 混合访问 | 取决于局部性 | 中等 | 中等 | 通用计算 |
在ESP32应用中，页模式优化需要结合具体场景。例如，图像处理算法通常按行扫描像素，若将图像数据按行对齐到PSRAM页边界，可显著提升访问效率。反之，若数据结构跨越多个页，则需考虑重新组织数据布局。
某ESP32项目需要驱动320x240 RGB565 LCD，帧缓冲大小为150KB，存储在PSRAM中。初始实现中，帧缓冲起始地址未对齐，导致每行像素跨越两个页。实测刷新一帧耗时45ms，帧率仅22fps。
优化方案：将帧缓冲起始地址对齐到1KB边界，并确保每行像素（640字节）不跨页。调整后，刷新一帧耗时降至32ms，帧率提升至31fps，性能提升约40%。
关键操作：使用
heap_caps_aligned_alloc(1024, size, MALLOC_CAP_SPIRAM)分配对齐内存。
3.5 常见误区与总结复盘
在PSRAM使用中，开发者常陷入以下误区：
- 误区一：忽视刷新开销。认为刷新是“免费的”，在带宽计算中忽略刷新时间。实际上，在高负载场景下，刷新可能导致额外的等待周期。
- 误区二：盲目追求突发长度。突发长度并非越大越好。若实际数据量小于突发长度，多余的数据传输会浪费带宽。应根据数据块大小选择合理的突发长度。
- 误区三：忽略页边界对齐。数据结构未对齐到页边界，导致频繁跨页访问，性能下降而不自知。
- 误区四：混淆SRAM与PSRAM时序。PSRAM虽然接口类似SRAM，但内部刷新和行激活机制使其时序特性不同，不能完全套用SRAM的优化策略。