课程导入：学习目标、核心概念、整体框架——理解AXI SRAM与DTCM在STM32H7中的角色

STM32H7系列是ST公司基于ARM Cortex-M7内核推出的高性能微控制器，其主频最高可达480MHz（部分型号甚至达到550MHz），并集成了丰富的高速外设与大规模片上存储资源。对于嵌入式开发者而言，真正决定一个实时系统能否发挥极致性能的关键，往往不在于CPU主频有多高，而在于数据通路与存储层次的匹配程度。STM32H7内部同时集成了多种物理上独立、访问路径各异的SRAM块，其中AXI SRAM与DTCM（Data Tightly Coupled Memory，数据紧耦合存储器）是最核心、也最容易被混淆的两个存储区域。本章作为整个课程的开篇，将帮助您建立清晰的内存架构认知框架，明确学习路径，并深入理解这两个存储区域在系统中的角色定位与协作关系。

上图展示了STM32H7内存架构的核心链路。Cortex-M7核心通过两条专用总线分别连接ITCM（指令紧耦合存储器）与DTCM（数据紧耦合存储器），实现零等待访问；而AXI SRAM则通过AXI总线矩阵与CPU、DMA引擎以及高速外设相连。理解这张图，是掌握后续所有内存分配策略的基础。

1.1 核心概念：什么是AXI SRAM与DTCM

在深入策略之前，必须先厘清两个存储区域的物理本质与访问特性。STM32H7系列（以H743为例）片上集成了总计超过1MB的SRAM，分为多个独立块：DTCM（128KB）、ITCM（64KB）、AXI SRAM（512KB）、SRAM1（128KB）、SRAM2（128KB）、SRAM3（32KB）以及备份SRAM（4KB）。其中，DTCM与AXI SRAM是性能调优中最关键的两个区域。

1.1.1 DTCM：CPU的“私有高速缓存”

DTCM（Data Tightly Coupled Memory）通过专用数据总线直接连接到Cortex-M7核心，不经过任何总线矩阵或仲裁器。这意味着CPU访问DTCM时，不存在总线竞争，也不存在等待周期（在核心时钟频率下，零等待状态）。DTCM的地址映射位于0x20000000起始处，大小为128KB（H743）。其核心特性可归纳为：

• 零等待访问：CPU读写DTCM的延迟固定为1个周期（与核心同频），这是所有其他SRAM无法比拟的。
• 仅CPU可访问：DTCM不支持DMA直接访问。如果外设需要与DTCM交换数据，必须通过CPU中转，或先将数据拷贝到AXI SRAM。
• 无缓存属性：DTCM本身是SRAM，不存在“缓存”概念，但CPU对DTCM的访问不会经过L1-Cache，因此不会产生缓存一致性问题。
• 栈空间首选：由于零等待特性，RTOS的任务栈、中断嵌套栈、关键变量通常放置在DTCM中，可显著减少上下文切换和函数调用的开销。

1.1.2 AXI SRAM：高性能共享数据中枢

AXI SRAM位于0x24000000，容量512KB（H743），通过AXI总线矩阵与CPU核心、DMA1/DMA2、MDMA、Ethernet、USB HS、LTDC等高速主设备相连。其核心特性为：

• 多主设备并发访问：AXI总线矩阵支持多个主设备同时访问不同的内存地址（Bank），实现并行数据传输。例如，CPU从AXI SRAM读取数据的同时，DMA2可向AXI SRAM写入数据，互不阻塞。
• 支持DMA与高速外设：所有DMA控制器、以太网MAC、USB HS、摄像头接口（DCMI）等均可直接访问AXI SRAM，无需CPU干预。
• 可配置缓存属性：通过MPU（内存保护单元）可将AXI SRAM区域配置为Cacheable（可缓存）或Non-cacheable（不可缓存）。若配置为Cacheable，CPU读取时会经过L1-Cache，进一步提升读取性能，但需注意缓存一致性问题。
• 支持字节/半字/字/双字访问：AXI SRAM支持64位（双字）访问，适合存放需要高吞吐率的数据结构，如音频缓冲区、图像帧缓冲、网络报文描述符等。

1.2 判断方法：如何根据应用场景选择存储区域

在实际工程中，选择DTCM还是AXI SRAM并非凭直觉，而是需要根据数据的访问频率、访问主体（CPU还是DMA）、容量需求以及一致性要求四个维度进行综合判断。以下是一套可操作的选择流程：

1. 第一步：识别数据访问主体。如果数据仅由CPU核心访问（如局部变量、函数参数、RTOS任务控制块），优先考虑DTCM；如果数据需要被DMA、以太网控制器、USB等外设访问，则必须使用AXI SRAM（或其他支持DMA的SRAM）。
2. 第二步：评估访问频率与实时性。对于中断服务程序中频繁读写的变量、实时性要求极高的控制环路数据，应放入DTCM以消除总线延迟；对于周期性批量处理的数据（如音频流、图像行缓冲），AXI SRAM配合DMA更合适。
3. 第三步：检查容量约束。DTCM仅128KB，若任务栈总需求超过80KB，建议将低频任务栈移至AXI SRAM；AXI SRAM容量大（512KB），适合存放大型数据集合。
4. 第四步：考虑缓存一致性。如果数据需要被CPU和DMA交替访问，且AXI SRAM被配置为Cacheable，则必须在DMA访问前后执行缓存清理/无效化操作（SCB_CleanDCache / SCB_InvalidateDCache）。若不想处理一致性，可将该区域配置为Non-cacheable，但会牺牲CPU读取性能。

1.3 案例拆解：一个混合内存分配的实际场景

假设我们正在设计一个基于STM32H743的工业以太网网关，需要同时处理：① 实时控制环路（周期100μs）；② 以太网报文收发（通过DMA）；③ 数据记录与日志存储。初始方案将所有数据都放在AXI SRAM中，结果发现控制环路的抖动（Jitter）达到±8μs，超出设计指标（±3μs）。通过分析，我们进行了如下优化：

初始现象与关键指标：

• 控制环路周期：100μs，实际抖动±8μs
• 以太网DMA描述符与缓冲区：位于AXI SRAM 0x24000000
• CPU占用率：72%

分析判断过程：使用STM32CubeMonitor实时监测总线负载，发现当以太网DMA传输突发时，AXI总线矩阵出现拥塞，CPU访问AXI SRAM的等待周期从1个周期增加到4-6个周期，导致控制环路中的关键变量读取延迟增大。进一步使用ETM（嵌入式跟踪宏单元）抓取指令执行时间线，确认抖动源为总线竞争。

实际操作步骤：

1. 将控制环路的所有关键变量（PID系数、误差积分、输出限幅值）移至DTCM（0x20000000区域），使用链接脚本（.ld文件）中的SECTION指令指定放置区域。
2. 将以太网DMA描述符与报文缓冲区保留在AXI SRAM，但将描述符数组对齐到64字节边界，避免跨Bank访问。
3. 将RTOS的任务栈从AXI SRAM迁移至DTCM（总需求约96KB，DTCM容量128KB，满足要求）。
4. 将AXI SRAM区域配置为Non-cacheable（通过MPU），避免缓存一致性问题，同时减少总线访问次数（因为无需缓存维护指令）。

结果对比：

风险与代价：DTCM容量有限，若后续功能增加导致任务栈需求超过128KB，需将部分任务栈移回AXI SRAM，并重新评估抖动。此外，Non-cacheable配置降低了CPU对AXI SRAM的读取性能（约降低10%），但对于以太网报文处理场景，该损失可接受。

复盘经验：内存分配不是“一刀切”，而是基于数据访问特征的精细调度。DTCM适合“CPU私有、高频、小容量”数据；AXI SRAM适合“多主设备共享、大容量、DMA友好”数据。两者配合使用，才能发挥H7的最大性能。

1.4 常见误区与总结复盘

在课程导入阶段，我们有必要先澄清几个高频误区，避免后续学习中走弯路：

• 误区一：DTCM容量小，所以不重要。实际上，DTCM的零等待特性对于实时系统至关重要。一个精心设计的系统，DTCM的利用率往往决定中断响应时间的下限。
• 误区二：AXI SRAM支持DMA，所以所有DMA缓冲区都放这里。正确，但需注意AXI SRAM的Bank冲突。H7的AXI SRAM分为多个Bank（每个Bank 32KB），若两个DMA通道同时访问同一Bank的不同地址，仍会产生竞争。应尽量将不同DMA通道的缓冲区分散到不同Bank。
• 误区三：开启L1-Cache后，AXI SRAM性能一定更好。Cache能提升顺序读取性能，但对于随机访问或DMA共享数据，Cache命中率低且一致性维护开销大，反而可能降低整体性能。需根据数据访问模式决定是否启用Cache。
• 误区四：链接脚本中简单地将所有变量放在默认RAM区域即可。H7的默认RAM区域通常是DTCM（0x20000000），但如果不加区分地将所有全局变量放在DTCM，很快会耗尽128KB容量，且DMA无法访问。必须使用__attribute__((section(".axisram")))或修改链接脚本，将不同变量显式分配到不同区域。