4、STM32H7 Cache配置：SCB_EnableDCache/ICache、Cache大小与行大小、Cache策略寄存器设置

STM32H7系列基于ARM Cortex-M7内核，其性能发挥高度依赖Cache子系统。在模型推理、传感器数据采集、DMA传输等场景中，若Cache配置不当，轻则性能下降，重则出现数据一致性错误。本章围绕Cache的使能、几何参数与策略寄存器三个核心维度展开，帮助开发者建立从寄存器位到实际工程行为的完整映射。

上图展示了STM32H7 Cache配置的三个核心维度及其相互关系。使能控制决定Cache是否工作，几何参数决定Cache的组织形式，策略寄存器则决定数据一致性的维护方式。三者并非孤立，而是相互影响：例如，使能D-Cache后，若不了解行大小，就无法正确设计DMA缓冲区对齐；若不了解写回策略，就无法理解为何需要手动Clean。下面逐一深入。

4.1 使能控制：SCB_EnableDCache/ICache 的正确使用

4.1.1 核心原理

STM32H7复位后，I-Cache和D-Cache均处于禁用状态。Cortex-M7通过系统控制块（SCB）中的Cortex-M7 Cache控制寄存器（CCR，地址0xE000ED14）的I位（bit0）和D位（bit1）来控制Cache的使能。CMSIS提供了封装函数：SCB_EnableICache()、SCB_EnableDCache()、SCB_DisableICache()、SCB_DisableDCache()。这些函数内部会执行必要的屏障指令（DSB、ISB）以确保操作顺序正确。

使能Cache本身并不复杂，但关键在于使能前后的Cache维护操作。如果Cache中残留了脏数据（Dirty Data），直接使能或禁用可能导致数据丢失或读到过期数据。因此，正确的操作序列至关重要。

4.1.2 操作流程

1. 使能I-Cache：直接调用 SCB_EnableICache()，无需先Clean，因为I-Cache是只读的，不存在脏数据问题。
2. 使能D-Cache：先调用 SCB_CleanDCache() 将可能的脏数据写回内存，再调用 SCB_EnableDCache()。虽然复位后Cache为空，但为防御性编程，建议保留此步骤。
3. 禁用D-Cache：先调用 SCB_CleanDCache() 写回所有脏数据，再调用 SCB_DisableDCache()，最后调用 SCB_InvalidateDCache() 清除残留行。
4. 禁用I-Cache：直接调用 SCB_DisableICache()，然后调用 SCB_InvalidateICache() 使所有指令行失效。

4.1.3 案例拆解：DMA传输前的Cache维护

某数据采集系统使用SPI DMA接收128字节传感器数据，DMA目标地址为 uint8_t rx_buffer[128]。若未进行Cache维护，DMA写入的数据可能只存在于内存中，而CPU读取时命中的是Cache中的旧数据。正确的操作流程如下：

// 1. 启动DMA接收前，使DMA写入的内存区域对应的Cache行失效
SCB_InvalidateDCache_by_Addr((uint32_t*)rx_buffer, 128);

// 2. 启动DMA传输
HAL_SPI_Receive_DMA(&hspi1, rx_buffer, 128);

// 3. 等待DMA完成（中断或轮询）

// 4. DMA完成后，再次使Cache行失效，确保CPU读到的是DMA写入的最新数据
SCB_InvalidateDCache_by_Addr((uint32_t*)rx_buffer, 128);

// 5. 此时CPU访问rx_buffer，将重新从内存加载数据

这里的关键在于：DMA是外设直接访问内存，不经过Cache。因此，CPU在DMA写入前后都必须使相关Cache行失效，避免读到旧数据。若DMA是从内存读取数据（如内存到外设），则需要在DMA启动前执行 SCB_CleanDCache_by_Addr()，确保Cache中的最新数据被写回内存。

4.1.4 常见误区

• 误区一：认为使能Cache后所有内存访问都自动加速。实际上，只有频繁访问且局部性好的代码/数据才能受益。
• 误区二：在中断服务函数中调用 SCB_CleanDCache() 全量Clean。这会阻塞中断，应使用按地址Clean。
• 误区三：忽略编译器的优化。编译器可能将变量缓存在寄存器中，导致Cache维护无效。应使用 volatile 修饰共享变量。

4.2 Cache大小与行大小：理解硬件几何参数

4.2.1 核心原理

STM32H7的I-Cache和D-Cache均为32KB，采用2路组相联结构，行大小（Line Size）为32字节。行大小是Cache与内存交换数据的最小单位。当CPU访问一个地址时，Cache会加载包含该地址的整个32字节行。这意味着，即使只访问1字节，也会传输32字节。

行大小可以通过 SCB_GetCacheInfo() 或直接读取CTR寄存器（Cache Type Register，地址0xE000ED7C）获取。CTR寄存器的RES字段（bit[3:0]）表示行大小：0b001 表示32字节。该值是硬件固定的，软件无法修改。

4.2.2 判断方法

行大小直接影响缓冲区对齐要求。若一个数组跨越两个Cache行，则对该数组的访问可能触发两次行加载，降低效率。更严重的是，在DMA与CPU共享数据时，若缓冲区未按32字节对齐，SCB_CleanDCache_by_Addr() 可能无法正确覆盖整个缓冲区，导致部分脏数据未写回。

4.2.3 实战场景：缓冲区对齐设计

在音频处理系统中，需要将ADC采集的1024个16位样本（共2048字节）通过DMA传输到内存，然后由CPU进行FFT处理。若缓冲区未对齐：

// 错误示例：未对齐
uint16_t adc_buffer[1024];  // 起始地址可能不是32字节对齐

// 正确示例：使用CMSIS提供的对齐宏
ALIGN_32BYTES(uint16_t adc_buffer[1024]);  // 强制32字节对齐

对齐后，SCB_CleanDCache_by_Addr((uint32_t*)adc_buffer, 2048) 可以精确覆盖所有相关Cache行。若未对齐，起始地址可能落在某行的中间，导致Clean操作只处理了部分行，而相邻行的脏数据未被写回，DMA可能读到旧数据。

4.2.4 常见误区

• 误区一：认为行大小是64字节。部分Cortex-M7实现（如某些MPU）使用64字节行，但STM32H7固定为32字节，需以CTR寄存器为准。
• 误区二：使用 sizeof() 计算缓冲区大小传给Clean函数。应使用实际字节数，而非元素个数。
• 误区三：忽略静态缓冲区与动态缓冲区的差异。动态分配的缓冲区（如malloc）可能不满足32字节对齐，需使用 memalign 或CMSIS的 aligned_alloc。

4.3 Cache策略寄存器设置：CCR与Cortex-M7的固定策略

4.3.1 核心原理

与Cortex-M3/M4不同，Cortex-M7的Cache策略并非通过单独的CTRL寄存器配置，而是由硬件固定。STM32H7的D-Cache采用Write-Back（回写）策略，即CPU写操作只更新Cache，不立即写回内存，直到该行被替换或显式Clean。读操作采用Read-Allocate（读分配），写操作采用Write-Allocate（写分配）。这意味着，当CPU写一个未命中的地址时，会先将该行从内存加载到Cache，再修改Cache中的数据。

CCR寄存器（0xE000ED14）中与Cache相关的位包括：

• I位（bit0）：I-Cache使能。
• D位（bit1）：D-Cache使能。
• C位（bit2）：D-Cache写合并（Write-Combine）使能。该位允许D-Cache将多个写操作合并为一次总线事务，提高性能，但可能影响外设寄存器访问的时序。
• B位（bit3）：D-Cache写缓冲（Write-Buffer）使能。该位控制是否使用写缓冲来暂存写数据。

需要注意的是，Cortex-M7没有提供类似Cortex-A系列的Cache策略寄存器（如SCTLR的W位、C位）来切换Write-Back/Write-Through。STM32H7的D-Cache策略是固定的Write-Back，因此软件必须承担数据一致性维护的责任。

4.3.2 判断方法与配置流程

虽然策略不可修改，但开发者可以通过MPU（Memory Protection Unit）的TEX、C、B位来覆盖默认策略。MPU的Region属性可以设置为Non-Cacheable、Write-Through、Write-Back等。但STM32H7的D-Cache硬件仅支持Write-Back，因此MPU配置为Write-Through时，实际行为可能退化为Non-Cacheable或仍为Write-Back，需参考参考手册。

// 示例：配置MPU将SRAM区域设置为Non-Cacheable
MPU_Region_InitTypeDef MPU_InitStruct = {0};
MPU_InitStruct.Enable = MPU_REGION_ENABLE;
MPU_InitStruct.BaseAddress = 0x30000000;  // SRAM1起始地址
MPU_InitStruct.Size = MPU_REGION_SIZE_256KB;
MPU_InitStruct.AccessPermission = MPU_REGION_FULL_ACCESS;
MPU_InitStruct.IsBufferable = MPU_ACCESS_NOT_BUFFERABLE;
MPU_InitStruct.IsCacheable = MPU_ACCESS_NOT_CACHEABLE;
MPU_InitStruct.IsShareable = MPU_ACCESS_NOT_SHAREABLE;
MPU_InitStruct.Number = MPU_REGION_NUMBER0;
MPU_InitStruct.TypeExtField = MPU_TEX_LEVEL0;
MPU_InitStruct.SubRegionDisable = 0x00;
MPU_InitStruct.DisableExec = MPU_INSTRUCTION_ACCESS_ENABLE;
HAL_MPU_ConfigRegion(&MPU_InitStruct);

对于DMA描述符、环形缓冲区等需要外设直接访问的内存，建议配置为Non-Cacheable，彻底避免一致性问题。对于CPU密集计算的数据，则保持Cacheable以利用Cache性能。

4.3.3 案例拆解：模型推理中的Cache策略优化

在STM32H7上部署轻量级神经网络模型时，权重数据通常存储在外部QSPI Flash或SDRAM中。若权重数据被标记为Cacheable，CPU读取权重时会缓存，加速推理。但若推理过程中有DMA将输入数据从外设搬运到内存，则输入缓冲区必须处理一致性。

具体场景：输入图像为640×480×3字节（约900KB），存储在SDRAM中。DMA从摄像头接口将图像数据写入SDRAM的输入缓冲区，CPU随后读取该缓冲区进行推理。

1. 初始现象：推理结果偶尔错误，且错误图像呈随机分布。
2. 分析过程：检查DMA配置无误，但发现输入缓冲区未做Cache维护。DMA写入SDRAM后，CPU读取时命中了之前缓存的旧数据。
3. 操作步骤：在DMA完成中断中，调用 SCB_InvalidateDCache_by_Addr((uint32_t*)input_buf, 900*1024)。同时，将输入缓冲区声明为32字节对齐。
4. 结果对比：修复后推理结果稳定，错误率降为0。
5. 风险与代价：Invalidate操作耗时约数毫秒（取决于缓冲区大小），但相比推理总耗时（数百毫秒）可忽略。
6. 复盘经验：对于大缓冲区，应使用按地址Invalidate而非全量Invalidate，避免影响其他数据。

4.3.4 常见误区与总结

• 误区一：认为可以像Cortex-A那样配置Write-Through策略。STM32H7的D-Cache硬件不支持，配置MPU为Write-Through可能无效。
• 误区二：忽略CCR的C位和B位。在高速GPIO翻转或外设寄存器访问场景，应禁用写合并和写缓冲，避免访问时序异常。
• 误区三：将外设寄存器映射区域配置为Cacheable。外设寄存器访问必须使用Non-Cacheable，否则可能读到过期状态。