3、功耗基础概念：动态功耗、静态功耗、电压与频率关系、能量与功率的区别

TinyML 设备通常以电池供电或依赖能量采集，功耗直接决定了产品的续航时间、散热设计乃至部署可行性。在定位推理功耗瓶颈之前，必须先建立统一的功耗语言体系。本章从半导体物理与电路级视角出发，厘清动态功耗与静态功耗的构成、电压与频率的耦合关系，以及能量与功率在工程决策中的不同角色。只有准确区分这些概念，才能理解为何 DVFS（动态电压频率调节）能省电、何时省不了电，以及为什么某些优化手段在特定场景下反而会引入额外开销。

3.1 动态功耗：开关活动与电容充放电

动态功耗是数字电路在信号翻转时产生的功耗，其物理本质是 CMOS 门电路对负载电容进行充放电所消耗的能量。当输出节点从 0 翻转到 1 时，电源通过 PMOS 管对负载电容充电；从 1 翻转到 0 时，电容通过 NMOS 管放电到地。每一次翻转都伴随着电荷的移动，而电荷移动即电流做功。动态功耗的经典表达式为：

P_dyn = α · C_L · V_DD² · f

其中，α 为活动因子（即每个时钟周期内节点发生翻转的概率），C_L 为负载电容（包含门电容、互连电容和扇出电容），V_DD 为供电电压，f 为时钟频率。这个公式揭示了三个关键杠杆：降低电压对功耗的影响是平方级的，降低频率是线性级的，而降低活动因子则取决于算法与数据特性。

在 TinyML 推理场景中，卷积计算单元、激活函数、内存访问控制器的翻转活动差异巨大。例如，一个 3×3 卷积核在输入特征图上滑动时，乘累加（MAC）单元的翻转率远高于权重加载逻辑。因此，仅从频率角度优化往往不够，还需要结合数据复用策略来降低有效活动因子。

3.2 静态功耗：漏电流与制程工艺

静态功耗是指电路在无信号翻转时仍然消耗的功率，主要来源于 CMOS 晶体管的漏电流。随着制程节点不断缩小（如 28nm → 16nm → 7nm），阈值电压降低导致亚阈值漏电呈指数级增长。静态功耗的组成包括：

• 亚阈值漏电（I_sub）：栅极电压低于阈值电压时，源漏之间仍有微弱电流，是静态功耗的主要来源。
• 栅极漏电（I_gate）：栅氧化层极薄时，电子直接隧穿通过绝缘层形成的漏电流。
• 结漏电（I_junction）：源漏区与衬底之间的 PN 结反向饱和电流。

静态功耗对温度极其敏感。温度每升高 10°C，亚阈值漏电大约翻倍。在 TinyML 设备中，如果推理任务导致芯片局部温度升高，静态功耗会随之上升，形成正反馈——功耗升高→温度升高→漏电增大→功耗进一步升高。这也是为什么在长时间连续推理场景下，即使任务负载不变，电池消耗速度也会逐渐加快。

对于 DVFS 调参而言，静态功耗的存在意味着：单纯降低频率并不能无限降低总功耗。当频率降到某个阈值以下，动态功耗占比下降，静态功耗成为主导，此时继续降频收益甚微，反而可能因任务执行时间拉长而增加总能量消耗。

3.3 电压与频率的耦合关系：DVFS 的物理基础

数字电路的传播延迟与供电电压密切相关。CMOS 门的延迟近似为：

t_pd ∝ (C_L · V_DD) / (I_D) ≈ (C_L · V_DD) / (K · (V_DD - V_th)²)

当电压降低时，晶体管驱动电流减小，门延迟增大，电路能跑到的最高频率也随之下降。因此，电压和频率不能独立调节——每个频率点都有一个对应的最小工作电压，称为“临界电压”（Vcrit）。DVFS 的本质就是在满足时序约束的前提下，将电压和频率组合调整到功耗最优的工作点。

实际调参中，需要建立电压-频率查找表（Voltage-Frequency Table，V/F Table）。下表展示了一个典型 TinyML 芯片的 V/F 工作点示例：

这张表揭示了 DVFS 调参的核心矛盾：性能与功耗的权衡不是线性的。从 400MHz 降到 250MHz，频率只降了 37.5%，但电压从 1100mV 降到 900mV，动态功耗降幅约为 (0.9/1.1)² × (250/400) ≈ 42%。如果继续降到 100MHz，动态功耗进一步下降，但静态功耗占比上升，总功耗的边际改善开始递减。

3.4 能量与功率的区别：电池续航的真正指标

功率（Power）是单位时间内消耗的能量，单位是瓦特（W）或毫瓦（mW）；能量（Energy）是功率对时间的积分，单位是焦耳（J）或毫瓦时（mWh）。电池容量通常以毫安时（mAh）或毫瓦时（mWh）标定，本质上衡量的是能量而非功率。这个区别在 TinyML 推理优化中至关重要：

• 降低峰值功率有助于减小电源设计尺寸、降低散热压力，但未必能延长电池续航。
• 降低总能量才是延长电池寿命的关键。即使峰值功率较高，只要任务快速完成并进入低功耗状态，总能量消耗可能反而更低。

举例说明：假设一个推理任务在 400MHz/1100mV 下需要 10ms 完成，平均功耗为 120mW；在 100MHz/750mV 下需要 50ms 完成，平均功耗为 35mW。两种方案的能量消耗分别为：

方案A（高频）：E = 120mW × 10ms = 1.2 mJ
方案B（低频）：E = 35mW × 50ms = 1.75 mJ

尽管方案B的功率更低，但总能量反而高出约 46%。这就是“功率低不等于省电”的典型陷阱。在 TinyML 场景中，如果任务有实时截止时间（如语音唤醒、关键词检测），高频短时运行往往比低频长时运行更省能量，因为动态功耗的平方电压效应被任务时间缩短所抵消。

3.5 案例拆解：关键词识别任务的功耗瓶颈定位

某智能音箱产品使用 Cortex-M4F 内核（40nm 制程）运行关键词识别模型，电池容量为 500mAh（约 1850mWh）。初始固件固定运行在 200MHz/1.0V，实测平均功耗为 45mW，待机功耗为 0.5mW。用户反馈续航仅约 40 小时，远低于设计目标的 7 天。

初步测量与分析：使用电流探针和功耗分析仪记录 24 小时功耗曲线，发现设备每天约被唤醒 2000 次，每次唤醒持续 300ms 执行推理，其余时间处于待机状态。计算单次推理能量：

单次推理能量 = (45mW - 0.5mW) × 300ms ≈ 13.35 mJ
每日推理能量 = 13.35mJ × 2000 = 26.7 J ≈ 7.42 mWh
每日待机能量 = 0.5mW × 24h = 12 mWh
每日总能量 ≈ 19.42 mWh → 理论续航 ≈ 1850 / 19.42 ≈ 95 小时 ≈ 4 天

实际续航 40 小时与理论 95 小时差距较大，说明存在额外损耗。进一步测量发现，设备在推理结束后并未立即进入待机，而是有约 150ms 的“拖尾”时间处于中等功耗（约 20mW），推测是外设未及时关闭或电源管理状态切换延迟。

DVFS 调参与优化步骤：

1. 将推理频率从 200MHz 提升至 250MHz，电压从 1.0V 降至 0.95V（参考 V/F 表确认时序裕量）。单次推理时间从 300ms 缩短至 240ms，动态功耗从 44.5mW 升至 52mW。
2. 优化外设电源管理，推理完成后立即关闭麦克风阵列和音频编解码器，将拖尾时间从 150ms 压缩至 20ms。
3. 调整待机模式为深度睡眠（电压保持 0.7V，时钟门控），待机功耗从 0.5mW 降至 0.15mW。

优化后数据对比：

复盘经验：本案例的关键洞察在于——提升频率反而降低了单次推理能量，因为电压的平方效应被时间缩短抵消。同时，真正的功耗瓶颈不在推理本身，而在于状态切换的“拖尾”时间和待机功耗。DVFS 调参必须与电源状态机设计协同进行，单纯调频率而不优化状态切换，收益有限。

3.6 常见误区与总结复盘

在功耗基础概念的理解上，工程师常犯以下错误：

• 误区一：频率越低越省电。实际上，频率降低导致任务时间拉长，静态功耗在总能量中的占比上升，总能量可能不降反升。
• 误区二：只看平均功率不看能量。平均功率低不代表电池耐用，必须结合任务周期计算总能量消耗。
• 误区三：忽略电压的平方效应。电压微调对动态功耗的影响远大于频率调整，但受限于时序收敛和 SRAM 稳定性。
• 误区四：静态功耗可以忽略。在 28nm 以下制程或高温场景，静态功耗可能占总功耗的 30% 以上，必须纳入 DVFS 决策模型。
• 误区五：V/F 表是固定的。同一芯片在不同温度、不同工艺角下的最优 V/F 点不同，量产时应做芯片级校准。