MCU与TinyML基础：常见MCU架构、内存层次与TinyML工作流
在深入探讨TinyML运行时RAM优化之前，必须先建立对底层硬件平台的清晰认知。MCU（微控制器）与桌面CPU或应用处理器在架构设计、资源约束和执行模型上存在本质差异。本章将系统梳理主流MCU架构（ARM Cortex-M与RISC-V）的核心特征，剖析Flash/SRAM/寄存器三级存储体系的工作机制，并勾勒出从模型训练到嵌入式部署的TinyML完整工作流。理解这些基础，是后续分析RAM占用来源、设计buffer复用策略的前提——因为所有优化手段都必须适配特定架构的内存访问特性和指令集能力。
2.1 主流MCU架构：ARM Cortex-M与RISC-V
核心原理：从通用计算到嵌入式实时控制
MCU与桌面CPU的设计哲学截然不同。桌面CPU追求高吞吐量和复杂分支预测，而MCU强调确定性延迟、低功耗和可预测的中断响应。ARM Cortex-M系列采用哈佛架构或改进型冯诺依曼架构，指令总线和数据总线分离（或独立缓存），使得取指与数据访问可以并行，这对TinyML的卷积运算尤为重要——权重从Flash读取的同时，激活值可以从SRAM写入。Cortex-M内核内置嵌套向量中断控制器（NVIC），提供硬件级的中断优先级管理，确保实时任务（如传感器采样）不被长时间阻塞。
RISC-V作为开源指令集架构，其MCU实现（如RV32IMC）在指令集设计上更为精简。IMC后缀表示整数乘法/除法扩展和压缩指令扩展，压缩指令（16位）能显著降低代码体积，这对Flash容量有限的场景非常友好。部分RISC-V MCU（如基于PULP平台的芯片）还支持自定义的DSP扩展指令（如XpulpV2中的SIMD点积指令），可在单周期内完成多个MAC（乘累加）操作，直接加速TinyML中的全连接层和卷积层。
判断方法：如何根据项目需求选择架构
| 维度 | ARM Cortex-M | RISC-V |
|---|---|---|
| 生态成熟度 | 极高（CMSIS-DSP、Keil/IAR/GCC） | 中等（GCC、OpenOCD，工具链碎片化） |
| 指令集扩展 | DSP扩展（M4+）、FPU（M4F/M7） | P扩展（草案）、自定义协处理器 |
| 中断延迟 | 极低（12周期，硬件压栈） | 取决于实现（通常稍高） |
| 功耗控制 | 成熟的WFI/WFE及深度睡眠模式 | 依赖具体SoC设计 |
| TinyML适配 | TFLite Micro官方优先支持 | 需自行移植或使用第三方BSP |
选择建议：若产品追求快速上市、依赖成熟算法库，Cortex-M4/M33是稳妥选择；若成本敏感、需要定制指令或深度硬件协同，RISC-V值得考虑。但需注意，RISC-V的TinyML工具链仍处于快速演进期，RAM优化相关的调试手段可能不如ARM生态丰富。
案例拆解：Cortex-M4与RISC-V的卷积性能对比
某智能语音唤醒词项目，原方案采用STM32F407（Cortex-M4F，168MHz），使用CMSIS-DSP的arm_convolve_f32函数，单次推理耗时32ms。迁移至某国产RISC-V MCU（RV32IMAC，200MHz）后，由于缺乏SIMD指令，相同浮点卷积耗时飙升至78ms。分析发现，RISC-V内核的MAC操作需3条指令（load, mul, add），而Cortex-M4的SMLAD指令可一次完成两个16位乘加。最终方案：将模型量化为INT8，并利用RISC-V的P扩展（若硬件支持）或手写汇编优化，将耗时压回40ms。此案例说明，架构的指令集特性直接决定算子的实现效率，进而影响RAM中buffer的分配策略（例如，INT8量化后激活值buffer可缩小4倍）。
2.2 内存层次：Flash/SRAM/寄存器的角色与约束
核心原理：三级存储的物理特性与访问代价
MCU的内存系统是一个典型的金字塔结构：寄存器（最快，纳秒级）→ SRAM（几纳秒）→ Flash（几十纳秒，但写入极慢）。寄存器由触发器构成，位于CPU核心内部，数量有限（Cortex-M3/M4有16个通用寄存器加若干特殊寄存器）。SRAM是静态随机存取存储器，速度接近CPU主频，但容量受限且成本高。Flash是只读存储器，读取速度慢于SRAM（通常需要等待状态），且写入前需擦除块（块大小通常为4KB或更大），寿命约10万次擦写。
在TinyML中，Flash存储模型权重、算子的常量表（如查表法的exp近似表）和代码本身；SRAM存储输入/输出张量、中间激活值、权重解压后的临时副本（若使用Flash上的压缩权重）以及运行时堆栈。寄存器则用于循环计数、指针和临时累加。理解这一点是RAM优化的基石：所有buffer复用策略的本质，都是在SRAM有限空间内，通过时间换空间，让不同生命周期的张量共享同一块物理内存。
判断方法：分析内存映射与链接脚本
工程中，.ld链接脚本定义了内存布局。典型Cortex-M工程中，FLASH (rx) : ORIGIN = 0x08000000, LENGTH = 512K，RAM (xrw) : ORIGIN = 0x20000000, LENGTH = 128K。编译后，.text段（代码）、.rodata段（常量）和.data段（已初始化全局变量）的初始值均存储在Flash中；启动时，.data段被拷贝到SRAM，.bss段（未初始化全局变量）在SRAM中清零。TinyML的模型权重通常以const uint8_t model_data[]形式存放在.rodata段，直接由Flash寻址，不占用SRAM——这是TFLite Micro的默认行为。但若使用tflite::GetModel(model_data)后需要修改权重（如进行权重剪枝后的微调），则必须将其拷贝到SRAM，这会显著增加RAM占用。
案例拆解：Flash权重直接寻址 vs SRAM拷贝
一个关键词识别模型，权重为INT8格式，大小120KB。MCU为STM32L4系列，SRAM 64KB，Flash 256KB。方案A：权重直接放在Flash，通过const数组访问，SRAM仅需分配激活值buffer（约20KB），总RAM占用35KB，运行正常。方案B：为加速访问（Flash有等待状态），将权重拷贝至SRAM，SRAM占用飙升至155KB，远超64KB，编译直接失败。此案例说明，在MCU上，Flash直接寻址是默认且高效的选择，除非Flash读取速度成为瓶颈（如高主频M7），否则不应将权重常驻SRAM。优化方向应聚焦于激活值buffer的复用，而非权重。
__attribute__((section(".sram2")))可将特定变量放置到SRAM的特定区域（如DMA可访问的SRAM），但需注意总线矩阵的冲突。Cortex-M7的TCM（Tightly-Coupled Memory）接口可提供零等待访问，但容量极小（通常16KB），适合放置最频繁访问的中间buffer。
2.3 TinyML工作流概述：从训练到部署的完整链路
核心原理：模型压缩与代码生成的协同
TinyML工作流并非简单的“训练→部署”，而是一个迭代优化循环。标准流程包括：①在PC/云端使用TensorFlow或PyTorch训练浮点模型；②进行量化感知训练（QAT）或训练后量化（PTQ），将权重和激活从FP32转为INT8/INT16，这是RAM占用下降的关键（FP32的激活值buffer是INT8的4倍）；③使用TFLite Micro Converter将模型转换为C++字节数组，并生成算子解析代码；④在MCU上集成运行时（Runtime），通过内存规划器（Memory Planner）为各张量分配SRAM地址；⑤进行在板验证和性能剖析，反馈至模型设计。
其中，内存规划是TinyML运行时RAM优化的核心环节。TFLite Micro的MicroAllocator采用arena（竞技场）分配策略，在初始化阶段一次性从SRAM中划出一大块连续内存，然后为每个张量（输入、输出、中间激活）分配子区域。关键优化在于：生命周期不重叠的张量可以共享同一块内存区域。例如，卷积层的输出是池化层的输入，但池化层计算完成后，卷积输出不再需要，因此两者可复用同一buffer。这种复用由tflite::MicroInterpreter的tensor_arena参数控制，开发者需根据模型结构手动估算arena大小。
判断方法：估算arena大小与优化空间
// 典型TFLite Micro初始化代码
constexpr int kTensorArenaSize = 50 * 1024; // 50KB
uint8_t tensor_arena[kTensorArenaSize];
MicroInterpreter interpreter(model, resolver, tensor_arena, kTensorArenaSize);
// 若arena过小，会返回错误；过大则浪费SRAM
估算方法：①先使用默认大小（如100KB）编译运行，通过interpreter.arena_used_bytes()获取实际使用量；②分析模型各层输出尺寸，手动计算峰值内存（所有同时活跃的张量大小之和）；③考虑对齐要求（通常8字节对齐）。优化空间主要来自：去除冗余的中间结果、复用输入输出buffer（若允许原地操作）、将多个小buffer合并为一个大buffer。
案例拆解：一个图像分类模型的RAM优化闭环
某视觉唤醒项目，模型为MobileNetV1（1.0, 224x224），FP32权重约4.2MB，远超MCU Flash。第一步：采用PTQ量化为INT8，权重降至1.1MB，适配Flash 2MB的MCU。第二步：使用TFLite Micro部署，初始arena设为200KB，运行后arena_used_bytes()返回168KB，其中激活值峰值出现在第13层（深度可分离卷积的输出），约45KB。第三步：分析发现，第13层输出与第15层输出生命周期不重叠（第14层为逐点卷积，输出尺寸不同），但TFLite Micro默认分配器未自动复用。通过修改MicroAllocator的tensor_arena布局，手动将第15层输出指向第13层输出的地址，arena降至140KB。第四步：进一步将输入图像buffer与第一层输出buffer复用（利用原地卷积），最终arena稳定在128KB，SRAM占用从168KB降低24%。此过程涉及反复测量、调整和验证，体现了工作流各环节的紧密耦合。