MCU与SRAM基础：内存架构、特性与容量约束
在嵌入式开发中，MCU（微控制器）的内存管理是决定系统稳定性的核心因素之一。当SRAM容量不足时，开发者往往首先想到优化代码或裁剪功能，但若不了解MCU内部的内存架构与SRAM的物理特性，优化工作就容易陷入“拆东墙补西墙”的困境。本章将系统梳理MCU的内存体系，重点剖析SRAM的工作机制、与Flash的本质差异，以及典型容量限制对工程设计的深远影响，为后续“模型分层加载”策略打下坚实的硬件认知基础。
2.1 MCU内存架构：从哈佛结构到统一寻址
绝大多数现代MCU采用哈佛架构或改进型哈佛架构，其核心特征是将指令存储与数据存储在物理上分离。以STM32F4系列为例，其内部总线矩阵将Cortex-M4内核、Flash控制器、SRAM控制器、DMA以及各类外设连接在一起，形成多主多从的互联结构。这种设计的直接收益是：CPU可以在同一个时钟周期内同时从Flash取指和从SRAM读写数据，显著提升执行效率。
从软件视角看，MCU的内存空间被统一映射为一张线性地址表。以ARM Cortex-M为例，4GB的地址空间被划分为多个区域：0x00000000~0x1FFFFFFF用于代码区（通常映射Flash），0x20000000~0x3FFFFFFF用于SRAM区，0x40000000~0x5FFFFFFF用于外设寄存器区。这种统一编址方式使得CPU可以用相同的加载/存储指令访问所有存储器，但不同区域的访问时序、总线宽度、等待周期差异巨大。
2.2 SRAM特性：速度、功耗与易失性的权衡
SRAM（静态随机存取存储器）由双稳态触发器电路构成，每个bit需要6个晶体管（6T结构），因此集成度低、成本高，但换来的是极快的访问速度和无需刷新的便利性。在MCU中，SRAM通常被划分为多个Bank，每个Bank可以独立供电和时钟控制。例如，STM32H7系列内置高达1MB的SRAM，被分为DTCM（数据紧耦合存储器）、ITCM（指令紧耦合存储器）、AXI SRAM等多个区块，分别服务于不同的总线主设备。
SRAM的功耗特性对嵌入式系统设计至关重要。在运行模式下，SRAM的功耗与时钟频率成正比；在睡眠模式下，可以通过关闭Bank时钟或降低电压来减少漏电流。部分高端MCU支持SRAM分区保持功能——在深度睡眠时仅保留关键数据所在的Bank供电，其余Bank断电，从而在数据安全与功耗之间取得平衡。
| 特性维度 | SRAM | Flash | 工程影响 |
|---|---|---|---|
| 数据保持 | 易失（断电丢失） | 非易失（可保持10年以上） | 关键参数需定期备份到Flash |
| 访问速度 | 1~3个时钟周期（无等待） | 20~50ns，需等待周期或缓存 | 高频变量必须放在SRAM |
| 写入方式 | 按字节/字直接写入 | 需先擦除（块操作），寿命有限 | 运行时数据不能频繁写Flash |
| 容量密度 | 低（6T/bit） | 高（1T/bit） | Flash容量通常为SRAM的4~16倍 |
| 功耗特性 | 静态功耗较高，动态功耗与频率相关 | 读功耗低，写/擦功耗高 | 低功耗设计需考虑SRAM分区 |
| 寿命 | 无限次读写 | 擦写次数有限（1K~100K次） | 磨损均衡算法必要 |
2.3 Flash与SRAM的本质差异：容量与速度的博弈
Flash存储器基于浮栅晶体管原理，通过电荷注入实现数据保持。其读操作虽然可以按字节寻址，但速度远慢于SRAM——典型MCU的Flash访问需要插入1~3个等待周期（取决于主频和Flash加速器配置）。为了弥补这一差距，现代MCU普遍内置指令缓存（I-Cache）和预取缓冲区，将连续代码段预加载到高速缓存中。
从写入特性来看，Flash的最小擦除单位通常是一个扇区（4KB~64KB），且擦除次数有限。这意味着：Flash适合存储静态数据（代码、常量、模型权重），而SRAM适合存储动态数据（变量、栈、堆、中间计算结果）。在模型部署场景中，一个典型的矛盾是：模型权重可能占用数百KB，而MCU的SRAM往往只有几十KB。此时，将权重常驻SRAM显然不现实，必须采用“按需加载”策略——从Flash读取权重片段到SRAM临时缓冲区，计算完成后释放。
2.4 典型容量限制与工程约束
不同定位的MCU，其SRAM容量差异悬殊：
- 入门级（8位/低端32位）：如STM32F030系列，SRAM仅4~8KB，适合简单控制逻辑，无法运行任何AI模型。
- 中端主流（Cortex-M3/M4）：如STM32F103（20KB）、STM32F407（192KB），可运行轻量级模型（如TinyML中的异常检测）。
- 高性能（Cortex-M7/M33）：如STM32H743（1MB SRAM）、i.MX RT1052（512KB），可支持中等复杂度的CNN模型。
- 多核/异构：部分MCU（如NXP i.MX 8M Mini）集成Cortex-M4与Cortex-A53，SRAM容量更大，但功耗和成本也显著上升。
容量限制带来的工程约束体现在三个层面：编译链接时，链接脚本（.ld文件）必须精确划分SRAM区域，防止栈溢出或堆冲突；运行时，动态内存分配（malloc）容易产生碎片，需谨慎设计内存池；系统架构上，当模型权重超过SRAM容量时，必须设计分层加载机制，将权重分块驻留Flash，按需搬运。
2.5 实战场景：从Flash加载模型权重到SRAM的典型流程
假设我们使用STM32F407（SRAM 192KB，Flash 1MB），需要部署一个语音关键词识别模型，权重文件为150KB。显然，150KB权重无法一次性放入SRAM（还需保留至少40KB给系统栈和音频缓冲区）。此时，采用分块加载策略：
- 权重预处理：在PC端将模型权重按层或按通道切分为多个块（每个块8~16KB），并添加块索引表（记录每块的Flash起始地址、长度、校验值）。
- Flash存储布局：将权重块连续存放在Flash的独立分区（如0x08080000起始地址），与代码区隔离，避免擦写时影响程序执行。
- 运行时加载：当推理引擎需要某一层权重时，通过DMA或CPU从Flash读取对应块到SRAM的固定缓冲区（如0x20010000起始地址，大小16KB）。
- 计算与释放：计算完成后，将缓冲区标记为可复用，加载下一块。整个过程对上层应用透明，但需要精心设计状态机管理加载与计算的流水线。
| 步骤 | 操作 | 耗时估算 | 注意事项 |
|---|---|---|---|
| 1 | 读取块索引表 | ~0.1ms | 索引表常驻SRAM，避免重复读Flash |
| 2 | DMA搬运权重块 | ~0.5ms（16KB @ 32MHz SPI Flash） | 使用双缓冲避免CPU等待 |
| 3 | 执行推理计算 | ~5ms（取决于模型复杂度） | 计算期间可预取下一块 |
| 4 | 释放缓冲区 | 即时 | 注意内存对齐（4字节） |
该方案的核心收益是：SRAM占用从150KB降至16KB+索引表（约1KB），系统剩余175KB可用于音频处理和实时控制。代价是推理延迟增加（每次加载需0.5ms），但通过流水线设计（计算第N层时预取第N+1层），可将延迟隐藏在计算时间中。
2.6 常见误区与设计总结
在MCU内存设计与模型部署中，以下误区值得警惕：
- 误区一：认为SRAM容量越大越好。实际上，大容量SRAM意味着更高的静态功耗和更大的芯片面积，在电池供电设备中可能得不偿失。
- 误区二：忽略Flash的等待周期。当CPU主频超过Flash最大读取速度时，必须开启缓存或调整等待状态，否则程序执行效率会大幅下降。
- 误区三：将动态内存分配（malloc）用于实时性要求高的推理路径。频繁的malloc/free会产生碎片，导致内存耗尽。建议使用静态分配或内存池。
- 误区四：未考虑SRAM的掉电保持特性。在低功耗设计中，若需要保存关键状态，必须将数据备份到Flash或使用带电池备份的SRAM区域。