MCU内存基础：Flash、SRAM、寄存器、总线架构对内存布局的影响

在深入MCU端侧推理的heap、stack、arena三段式内存治理之前，必须先建立对MCU物理内存与逻辑地址空间的完整认知。许多内存治理失败案例的根源，并非算法设计不当，而是对Flash、SRAM、寄存器在总线架构中的位置与访问特性理解错位。本章将拆解MCU的物理存储介质、总线拓扑与地址映射规则，揭示它们如何共同决定内存布局的边界与约束，为后续heap/stack/arena的划分提供硬件层面的决策依据。

上图展示了MCU内部三大存储介质与总线矩阵的连接关系。CPU通过I-Code总线取指、D-Code总线访问数据，两者经总线矩阵仲裁后分别路由到Flash、SRAM或外设寄存器。值得注意的是，Flash与SRAM通常挂载在AHB高速总线上，而寄存器则通过APB低速总线访问——这种差异直接决定了内存访问延迟与功耗特性，进而影响推理任务中权重读取与中间变量读写的性能表现。

2.1 Flash存储：代码驻留与XIP执行机制

核心原理

Flash是MCU中非易失性存储介质，用于存放固件代码、常量表、模型权重等只读数据。其最关键的硬件特性是支持片上执行（XIP, Execute-in-Place）——CPU可以直接从Flash地址空间取指执行，无需先将代码拷贝到SRAM。Flash的读访问延迟通常在20-50ns（受时钟频率与等待周期影响），写入则需要擦除-编程周期（典型耗时1-10ms）。对于端侧推理而言，模型权重若存放在Flash中，每次推理都需要通过总线读取权重到CPU寄存器或SRAM缓冲区，Flash的读取带宽成为推理吞吐量的潜在瓶颈。

判断方法：Flash容量规划与地址映射

在工程实践中，需要根据链接脚本（如GCC的.ld文件或IAR的.icf文件）确认Flash的起始地址与大小。典型Cortex-M内核MCU的Flash起始地址为0x08000000，大小从几十KB到数MB不等。判断Flash占用是否合理，可通过编译输出的map文件查看各段（.text、.rodata、.data初始值）的地址分布。若模型权重以const数组形式存放，它们会被编译到.rodata段，占用Flash空间；若权重以文件系统方式存储在外部Flash，则需通过SPI/QSPI接口读取，延迟更高。

/* 链接脚本片段 - STM32F407ZGT6 */
MEMORY
{
  FLASH (rx)  : ORIGIN = 0x08000000, LENGTH = 1024K
  SRAM (rwx)  : ORIGIN = 0x20000000, LENGTH = 128K
}
SECTIONS
{
  .text : { *(.text*) *(.rodata*) } > FLASH
  .data : { *(.data*) } > SRAM AT> FLASH
  .bss  : { *(.bss*) } > SRAM
}

上述链接脚本中，.data段在Flash中保存初始值（LMA），运行时拷贝到SRAM（VMA）。这意味着全局变量的初始值占用Flash空间，但运行时驻留SRAM。理解这一机制对内存治理至关重要——如果模型权重是只读的，应尽量保持其在Flash中直接访问，避免不必要的SRAM拷贝。

案例拆解：Flash读取瓶颈导致推理延迟超标

某智能门锁项目采用Cortex-M4内核MCU（主频120MHz，Flash等待周期3），部署一个20KB的CNN模型用于人脸检测。初始实现将模型权重定义为const float w[5000]，存放在Flash中。实测单次推理耗时85ms，超出需求指标（50ms）。通过性能分析工具（如ARM Cycle Counter）发现，Flash读取等待占据了总执行周期的42%。

优化方案：将最常访问的权重层（第一卷积层，约8KB）在系统初始化时拷贝到SRAM中，后续推理直接从SRAM读取。修改后，该层访问延迟从4个周期降为1个周期，整体推理耗时降至52ms。进一步将第二层（6KB）也搬移到SRAM后，推理耗时降至41ms，满足需求。代价是SRAM占用增加14KB，需重新规划内存布局。

2.2 SRAM：易失性存储与内存布局核心

核心原理

SRAM是MCU中性能最高的存储介质，访问延迟固定为1个时钟周期（零等待），带宽与CPU数据总线宽度一致（通常32位）。SRAM用于存放全局变量、栈（Stack）、堆（Heap）以及运行时数据。在内存治理语境下，SRAM是heap、stack、arena三段式划分的主战场。SRAM的容量通常远小于Flash（典型比例为1:8到1:4），因此如何在有限SRAM中高效组织数据，是端侧推理内存治理的核心命题。

SRAM在地址空间中通常映射在0x20000000起始区域，部分MCU提供多个SRAM块（如STM32H7系列有DTCM、AXI SRAM、SRAM1/2/3等），不同块的总线连接与访问延迟存在差异。例如DTCM（Data Tightly Coupled Memory）直接连接到CPU内核，延迟与SRAM相同但带宽更高，适合存放栈指针和频繁访问的中间变量。

判断方法：SRAM分区与内存布局策略

在链接脚本中，SRAM被划分为多个区域：.data（已初始化全局变量）、.bss（零初始化全局变量）、.stack（栈区）、.heap（堆区）。对于端侧推理，还需额外划分.arena（推理专用内存池）。合理的布局顺序通常为：

1. .data段：从SRAM起始地址开始，存放运行时需修改的全局变量。
2. .bss段：紧随.data段，存放零初始化变量。
3. .stack段：放置在SRAM末尾（高地址），向下生长，避免与堆冲突。
4. .heap段：位于.bss与.stack之间，向上生长。
5. .arena段：可放置在堆之后或独立SRAM块中，用于推理张量缓冲。

存储区域	地址范围	大小	访问延迟	用途
Flash	0x08000000-0x080FFFFF	1MB	3-5周期	代码、只读权重
SRAM	0x20000000-0x2001FFFF	128KB	1周期	变量、栈、堆、arena
外设寄存器	0x40000000-0x400FFFFF	1MB	2-3周期	外设控制/状态
系统控制空间	0xE0000000-0xE00FFFFF	1MB	1周期	NVIC、MPU、调试

案例拆解：SRAM多块分配优化推理性能

某工业视觉检测设备使用STM32H743（SRAM总计512KB，分为DTCM 128KB、AXI SRAM 256KB、SRAM1 128KB）。推理模型包含大量卷积操作，中间特征图最大为32×32×64（约256KB）。若将所有中间数据放在AXI SRAM中，虽然容量足够，但AXI SRAM通过总线矩阵访问，与Flash读取、DMA传输共享带宽，导致推理时总线拥塞。

优化策略：将栈区放置在DTCM（CPU直连，零总线竞争），将arena划分为两个缓冲区——主缓冲区（200KB）放在AXI SRAM，辅助缓冲区（56KB）放在SRAM1。推理时，卷积层输入从主缓冲区读取，输出写入辅助缓冲区，下一层再交换角色（双缓冲机制）。这样，CPU访问DTCM栈与SRAM1辅助缓冲区不占用AXI总线，Flash读取权重与DMA传输可并行执行。实测推理吞吐量提升35%，总线冲突率下降60%。

2.3 寄存器与总线架构：外设访问与内存映射

核心原理

寄存器是MCU外设的控制与状态接口，通过内存映射方式访问。Cortex-M内核将外设寄存器映射在0x40000000-0x5FFFFFFF区域，每个外设占用固定的地址偏移。寄存器访问通过APB（Advanced Peripheral Bus）或AHB（Advanced High-performance Bus）完成，APB总线时钟频率通常低于CPU主频（如APB1为42MHz，APB2为84MHz），访问延迟比SRAM高2-3倍。对于推理任务，寄存器访问主要涉及DMA配置、定时器设置、中断控制等，虽然不直接参与计算，但频繁的寄存器读写会占用总线带宽。

总线架构对内存布局的影响体现在三个方面：地址译码（决定外设与存储器的地址范围）、仲裁策略（决定多主设备访问时的优先级）、时钟域（决定不同总线上的访问速度）。例如，DMA控制器作为总线主设备，可以在不占用CPU的情况下在Flash/SRAM/外设之间搬运数据，这对推理中的输入数据预处理和输出结果传输至关重要。

判断方法：外设寄存器访问优化

在推理代码中，应尽量减少直接寄存器操作，改用DMA或中断驱动方式。判断寄存器访问是否成为瓶颈，可通过以下指标：

• CPU暂停周期数（通过DWT->CYCCNT寄存器测量）
• 总线利用率（通过总线矩阵性能计数器，若MCU支持）
• DMA传输完成中断频率与CPU响应延迟

若发现推理过程中CPU频繁等待外设状态位（如等待ADC转换完成、等待UART发送寄存器空），应考虑使用DMA环形缓冲或中断嵌套优先级调整。

/* 寄存器访问示例 - 配置DMA传输模型权重到SRAM */
DMA_HandleTypeDef hdma;
hdma.Instance = DMA1_Stream0;
hdma.Init.Channel = DMA_CHANNEL_0;
hdma.Init.Direction = DMA_MEMORY_TO_MEMORY;  /* Flash到SRAM */
hdma.Init.PeriphInc = DMA_PINC_ENABLE;
hdma.Init.MemInc = DMA_MINC_ENABLE;
hdma.Init.PeriphDataAlignment = DMA_PDATAALIGN_WORD;
hdma.Init.MemDataAlignment = DMA_MDATAALIGN_WORD;
hdma.Init.Mode = DMA_NORMAL;
HAL_DMA_Init(&hdma);
/* 启动传输，CPU可继续执行其他计算 */
HAL_DMA_Start(&hdma, (uint32_t)&model_weights_flash, (uint32_t)weights_sram, 2048);

案例拆解：总线仲裁导致推理实时性恶化

某汽车ECU项目使用Cortex-M7 MCU，推理任务与CAN通信、ADC采样并发运行。初始设计中，推理代码直接读取Flash权重，同时DMA正在将ADC采样数据搬运到SRAM。由于Flash与ADC共用AHB总线，DMA传输占用了大量总线带宽，导致CPU取指延迟增加，推理任务出现周期性卡顿（最坏延迟达12ms，超出10ms的实时性要求）。

解决方案：将推理权重在系统启动时一次性通过DMA搬运到SRAM（约80KB），推理过程中不再访问Flash。同时，将ADC采样DMA通道优先级降低，确保CPU取指和推理数据访问优先。修改后，推理任务最坏延迟降至3ms，CAN通信与ADC采样功能正常。代价是SRAM占用增加80KB，需从原本分配给arena的缓冲区中调整——最终通过压缩中间特征图精度（从float32改为int16）释放了足够空间。

2.4 内存布局综合策略与常见误区

核心原理：三段式内存治理的硬件基础

heap、stack、arena三段式内存治理的物理基础是SRAM的有限容量与Flash的只读特性。在规划内存布局时，需遵循以下原则：

• 栈区（Stack）：大小由函数调用深度、中断嵌套层数、局部变量大小决定。端侧推理中，递归调用较少，但深层神经网络的反向传播（若在MCU上训练）或大型局部结构体可能导致栈溢出。建议栈大小设为总SRAM的10%-15%，并放置在SRAM高地址。
• 堆区（Heap）：用于动态内存分配（malloc/free）。在实时推理中，动态分配可能导致碎片化，建议堆大小不超过SRAM的20%，或完全禁用堆改用静态分配。
• Arena区：推理专用内存池，用于存放输入/输出张量、中间特征图、权重缓冲。Arena应占据SRAM的主要部分（50%-70%），并采用静态划分或池化分配策略。

判断方法：内存布局合理性检查清单

1. 检查链接脚本中.stack和.heap是否重叠（可通过编译后map文件确认）。
2. 使用MPU（内存保护单元）设置栈区为读写不可执行，防止栈溢出攻击。
3. 在启动代码中填充栈区为已知模式（如0xDEADBEEF），运行时周期性检查栈高水位标记。
4. 对arena区进行对齐处理（至少4字节对齐，SIMD优化时需16字节对齐）。
5. 确认Flash中的只读数据（权重、查找表）未被意外拷贝到SRAM。

内存区域	典型占比	对齐要求	访问特性	治理要点
Stack	10-15%	8字节	1周期，CPU直连	高地址向下生长，监控溢出
Heap	0-20%	4字节	1周期	尽量静态分配，避免碎片
Arena	50-70%	16字节	1周期	池化分配，双缓冲
全局变量	10-20%	4字节	1周期	区分.data/.bss，减少初始化拷贝

常见误区与复盘