3、内存体系与硬件约束：Flash、SRAM、寄存器、缓存、外设内存映射及典型MCU内存规格

TinyML 模型部署到 MCU 上时，最直接的“硬天花板”不是算力，而是内存。与 PC 或手机端动辄数 GB 的 DRAM 不同，典型 MCU 的 SRAM 往往只有 16KB~1MB，Flash 也只有 64KB~4MB。模型权重、中间特征图、激活函数缓冲区、推理栈、运行时调度器，全部要挤在这片狭小的物理空间里。理解 MCU 的内存体系与硬件约束，是进行后续所有优化（量化、剪枝、算子融合、内存复用）的前提。本章将系统拆解 Flash、SRAM、寄存器、缓存、外设内存映射五大模块，并结合典型 MCU 规格给出实战选型与优化依据。

上图展示了 MCU 内存体系的核心模块及其相互关系。与 PC 的冯·诺依曼或哈佛架构不同，MCU 通常采用统一内存映射，即 Flash、SRAM、寄存器、外设均映射到同一个 32 位地址空间（如 ARM Cortex-M 的 4GB 地址空间）。这意味着 CPU 访问 Flash 中的常量、SRAM 中的变量、外设寄存器时，使用的是同一套加载/存储指令，只是地址段不同。这种设计简化了编程模型，但也带来了一个关键约束：所有数据都必须显式地放置在某个物理存储介质中，且容量极其有限。

3.1 核心原理：四大存储介质的角色与性能差异

在 TinyML 推理链路中，Flash、SRAM、寄存器、缓存各自扮演不可替代的角色，理解它们的物理特性是内存优化的第一课。

存储介质	易失性	典型容量	访问速度	单位成本	TinyML 中的主要用途
Flash	非易失	64KB~4MB	~20-50ns（带缓存）	低	模型权重、常量表、代码段
SRAM	易失	16KB~1MB	~2-5ns	高	中间特征图、激活值、堆栈、运行时数据
寄存器	易失	16-32个（32位）	~1ns（1周期）	极高	循环计数器、指针、临时变量
缓存（I/D-Cache）	易失	0~64KB	~2-5ns（命中时）	高	加速 Flash 代码/常量读取（部分 MCU 无缓存）

从性能角度看，寄存器访问速度最快，SRAM 次之，Flash 最慢（无缓存时可能慢 5-10 倍）。从容量角度看，Flash 最大但写入寿命有限（典型 10 万次擦写），SRAM 容量小但读写对称。TinyML 推理时，权重通常驻留在 Flash 中（只读），而中间激活值必须放在 SRAM 中（可读写）。这种“权重在 Flash、激活在 SRAM”的天然分工，决定了优化策略的基本方向：要么压缩 Flash 中的权重（量化、剪枝），要么减少 SRAM 中的激活峰值（内存复用、算子融合）。

3.2 判断方法与操作流程：如何评估模型的内存需求

在将模型部署到 MCU 之前，必须进行内存预算评估。以下是标准操作流程：

1. 统计模型参数量：从模型文件中读取权重总数（例如 1.2M 参数）。
2. 计算 Flash 占用：参数量 × 每个参数的字节数。若为 int8 量化，则 1.2M × 1 = 1.2MB；若为 float32，则 1.2M × 4 = 4.8MB。
3. 估算 SRAM 峰值：逐层计算输入/输出特征图大小。例如，输入图像 96×96×3（float32）占用 96×96×3×4 = 110KB；第一层卷积输出 48×48×16（float32）占用 48×48×16×4 = 147KB。取所有层中最大的“输入+输出”组合作为峰值。
4. 加上运行时开销：推理栈（通常 2-4KB）、堆（用于动态分配，建议预留 4-8KB）、中间缓冲区（如 im2col 缓冲区，可能额外占用 20-50KB）。
5. 对比 MCU 规格：若 Flash 或 SRAM 超限，则需进行量化（float32→int8）、剪枝、或改用更小的模型架构。

// 内存预算示例（伪代码）
model_params = 1_200_000          // 1.2M 参数
flash_usage = model_params * 1    // int8 量化后 1.2MB
sram_peak = 0
for layer in model.layers:
    input_size = layer.input_shape[0] * layer.input_shape[1] * layer.input_shape[2] * 1  // int8
    output_size = layer.output_shape[0] * layer.output_shape[1] * layer.output_shape[2] * 1
    sram_peak = max(sram_peak, input_size + output_size)
sram_total = sram_peak + 4096 + 8192  // 峰值 + 栈 + 堆
printf("Flash: %d KB, SRAM: %d KB", flash_usage/1024, sram_total/1024)

这个流程必须在模型选型阶段就执行，而不是等到代码编译报错才回头调整。实际项目中，我们经常发现开发者只关注 Flash 容量而忽略 SRAM 峰值，导致模型能烧录但推理时内存溢出（HardFault）。

3.3 案例拆解：STM32F4 上部署 MobileNetV1 的内存瓶颈分析

我们以一个实际项目为例：在 STM32F407（192KB SRAM，1MB Flash）上部署 MobileNetV1（alpha=0.25，输入 96×96×3）。

初始现象：模型编译通过，烧录成功，但调用推理函数时系统进入 HardFault 异常。通过调试器查看，发现是内存访问越界。

关键输入数据：

• MobileNetV1（alpha=0.25）参数量约 470K，int8 量化后 Flash 占用 470KB。
• 第一层卷积（3×3，32 输出通道）：输入 96×96×3，输出 48×48×32，int8 下输入 27KB，输出 72KB。
• 中间层最大峰值出现在第 13 层（1×1 卷积，256 输出通道）：输入 6×6×128，输出 6×6×256，int8 下输入 4.5KB，输出 9KB。
• 理论 SRAM 峰值约 72KB（第一层输出）+ 27KB（输入）+ 4KB（栈）+ 8KB（堆）= 111KB，看似在 192KB 范围内。

分析判断过程：进一步检查发现，CMSIS-NN 的 im2col 函数为每个卷积层分配了额外的缓冲区。对于第一层 3×3 卷积，im2col 缓冲区大小为 输出像素数 × 卷积核大小 × 输入通道数 = 48×48 × 9 × 3 = 62KB。这个缓冲区与输出特征图（72KB）同时存在，导致实际峰值达到 111KB + 62KB = 173KB，加上运行时其他开销，最终超过 192KB 限制。

实际操作步骤：

1. 将 CMSIS-NN 的 im2col 缓冲区改为动态分配，并在每个卷积层计算完成后立即释放。
2. 将输入图像从 96×96×3 降为 64×64×3，第一层输出变为 32×32×32（32KB），im2col 缓冲区降为 32×32×9×3 = 27KB，峰值降至约 100KB。
3. 启用内存池复用：将中间层特征图存储在同一块内存区域（因为前一层输出在后一层计算完成后不再需要）。

结果对比：优化前，推理无法执行；优化后，SRAM 峰值从 173KB 降至 96KB，推理成功运行，帧率从 0 提升到 12 FPS（@168MHz）。

风险与代价：动态分配引入了少量碎片风险（通过固定大小池化避免）；降低输入分辨率导致模型精度从 82.1% 降至 78.5%。

复盘经验：永远不要只按“权重 + 最大特征图”估算 SRAM。必须考虑算子库（如 CMSIS-NN）的临时缓冲区、对齐填充、以及多任务环境下的栈深度。建议在链接脚本中为 SRAM 设置水位线（watermark），并在运行时监控实际使用量。

3.4 外设内存映射与 DMA 的协同优化

在 TinyML 系统中，外设内存映射不仅是寄存器操作的基础，更是数据搬运的关键路径。典型 MCU 将外设寄存器映射到地址空间的特定区域（如 ARM Cortex-M 的 0x4000_0000 段），CPU 通过读写这些地址控制外设。但在推理场景中，更重要的机制是 DMA（直接内存访问）。

DMA 允许外设（如 ADC、UART、摄像头接口）在不经过 CPU 的情况下，直接将数据搬运到 SRAM 指定区域。这对于 TinyML 的意义在于：

• 传感器数据采集：麦克风阵列或摄像头数据通过 DMA 连续写入 SRAM 的环形缓冲区，CPU 只需在推理开始时读取缓冲区，无需逐字节搬运。
• 推理结果输出：推理结果可以通过 DMA 直接发送到 UART 或 DAC，不占用 CPU 时间。
• Flash 到 SRAM 的批量拷贝：如果模型权重需要从 Flash 加载到 SRAM（例如某些加速器要求权重在 SRAM 中），DMA 可以高效完成。

外设内存映射的另一个关键点是地址对齐。ARM Cortex-M 要求 32 位访问必须 4 字节对齐，16 位访问 2 字节对齐。在定义模型权重数组时，应使用 __attribute__((aligned(4))) 或 alignas(4) 确保对齐，否则可能触发总线错误或降低访问效率。

// 外设内存映射示例：STM32 的 GPIOA 寄存器
#define GPIOA_BASE 0x40020000
#define GPIOA_MODER (*(volatile uint32_t *)(GPIOA_BASE + 0x00))
#define GPIOA_ODR   (*(volatile uint32_t *)(GPIOA_BASE + 0x14))

// 使用 DMA 从 ADC 搬运数据到 SRAM
DMA_Config(&hdma_adc, ADC_BASE, sram_buffer, 1024, DMA_MEMORY_TO_MEMORY);

在 TinyML 部署中，外设内存映射的优化往往被忽视。例如，当使用麦克风采集音频进行关键词识别时，如果每次采样都触发 CPU 中断，CPU 将被大量占用。改为 DMA 批量搬运后，CPU 可以在数据积累到一定量时一次性处理，推理效率显著提升。

3.5 典型 MCU 内存规格对比与选型建议

不同 MCU 的内存配置差异巨大，直接影响 TinyML 模型的选型。下表对比了当前主流的 TinyML 开发板核心 MCU：

MCU 型号	内核	Flash	SRAM	缓存	典型 TinyML 场景
STM32F407	Cortex-M4F @168MHz	1MB	192KB	ART(无D-Cache)	关键词识别、简单图像分类
STM32H743	Cortex-M7 @480MHz	2MB	1MB(含TCM)	I-Cache 32KB, D-Cache 32KB	视觉识别、语音唤醒
RP2040	Cortex-M0+ @133MHz	2MB(外部)	264KB	无	传感器融合、微型模型
nRF52840	Cortex-M4F @64MHz	1MB	256KB	无	BLE 端侧推理
ESP32-S3	Xtensa LX7 @240MHz	8MB(外部)	512KB	I-Cache 32KB	音频、低功耗视觉
MAX78000	Cortex-M4F + CNN加速器	3MB	512KB	无	超低功耗视觉/音频

选型建议：

• 优先选择带 D-Cache 的 MCU（如 STM32H7）：D-Cache 可以显著加速 Flash 中权重常量的读取，减少等待周期。
• 关注 SRAM 而非 Flash：很多模型 Flash 放得下，但 SRAM 峰值超限。选择 SRAM 更大的型号往往比 Flash 更大更有效。
• 考虑 TCM（紧耦合内存）：Cortex-M7 的 TCM 访问无延迟，适合放置实时性要求高的推理栈和关键缓冲区。
• 外部 Flash 的代价：RP2040 和 ESP32-S3 使用外部 Flash，读取速度受 QSPI 接口限制（通常 40-80MHz），推理性能可能低于内部 Flash 的 MCU。

3.6 常见误区与总结复盘

在内存体系与硬件约束方面，开发者常犯以下错误：

• 误区一：忽略 Flash 等待周期。未配置 Flash 延迟或未启用缓存，导致推理速度远低于理论值。解决：检查 FLASH_ACR 寄存器设置，确保 LATENCY 与 CPU 频率匹配。
• 误区二：静态分配超大数组。在全局作用域定义 float activations[100000]，直接占满 SRAM。解决：使用内存池或分段复用。
• 误区三：混淆 .data 和 .bss。已初始化数据（.data）在启动时从 Flash 拷贝到 SRAM，占用双倍空间（Flash + SRAM）。未初始化数据（.bss）只占 SRAM。尽量将大数组声明为 static 或 const 以减少 .data 段。
• 误区四：忽视堆栈溢出。递归调用或深层函数调用可能导致栈溢出，覆盖相邻内存区域。解决：在链接脚本中设置栈保护区域，并使用 --fstack-usage 编译选项分析栈深度。