低端MCU硬件基础：常见型号、内存/Flash/算力限制、外设与功耗约束
在Edge AI的落地场景中，低端MCU（Microcontroller Unit）并非“低性能”的代名词，而是“在严苛资源约束下实现确定性实时响应”的专用计算平台。与MPU（微处理器）或GPU不同，低端MCU通常采用Cortex-M系列内核，以单芯片集成Flash、SRAM、时钟、外设接口为基本特征，其设计哲学是“够用即最优”。本章将系统梳理常见MCU型号的选型逻辑、存储与算力的硬边界、外设与功耗的工程约束，为后续模型结构压缩技术（如剪枝、量化、知识蒸馏）提供硬件层面的决策依据。
上图展示了低端MCU在Edge AI部署中的三大核心约束域：存储与算力域决定了模型能否被装载和实时推理；外设与接口域决定了数据采集与输出通道的带宽和时序；功耗与电源域则直接制约了推理频率和持续工作时间。三者相互耦合，例如增加Flash容量会提高静态功耗，而启用DMA搬运数据则会增加动态功耗。理解这些硬件边界，是进行模型结构压缩的前提——压缩的本质，就是在这些硬约束下寻找精度与资源的帕累托最优解。
2.1 常见低端MCU型号与选型逻辑
低端MCU市场由ARM Cortex-M系列主导，其中Cortex-M0/M0+、Cortex-M3、Cortex-M4是Edge AI推理最常用的内核。Cortex-M0+主打超低功耗与低成本，主频通常为16~48MHz，适合唤醒词检测、振动传感等极简任务；Cortex-M4增加了DSP指令和可选的FPU（浮点单元），主频可达80~180MHz，能够运行轻量级CNN（卷积神经网络）或TinyML模型。STM32和ESP32是两大主流生态：STM32以丰富的外设和成熟的CubeMX工具链著称，适合工业级确定性场景；ESP32则集成了Wi-Fi/蓝牙，适合需要无线数据传输的IoT节点。
| 型号 | 内核 | 主频 | Flash | SRAM | 典型算力 | 适用场景 |
|---|---|---|---|---|---|---|
| STM32F030 | Cortex-M0 | 48MHz | 32KB | 4KB | ~10 MMAC/s | 传感器阈值判断 |
| STM32L432 | Cortex-M4 | 80MHz | 256KB | 64KB | ~80 MMAC/s | 关键词识别、异常检测 |
| ESP32-S3 | LX7 (双核) | 240MHz | 8MB (PSRAM) | 512KB | ~200 MMAC/s | 视觉唤醒、无线传感 |
| RP2040 | Cortex-M0+ (双核) | 133MHz | 2MB (外部) | 264KB | ~50 MMAC/s | 低成本原型验证 |
选型时需遵循“先定存储，再定算力，最后看功耗”的流程。首先估算模型参数量与激活值大小：若模型权重为200KB，则Flash至少需要256KB（预留代码空间）；若推理时中间特征图需要20KB，则SRAM至少需要32KB。其次，根据推理时延要求计算所需MAC吞吐量，例如要求在100ms内完成1M次MAC操作，则算力需达到10MMAC/s。最后，根据电池容量或能量收集功率评估平均功耗，若平均电流需低于50μA，则必须支持深度睡眠模式且唤醒时间小于1ms。
2.2 内存与Flash的硬性限制
低端MCU的存储架构采用哈佛结构，即指令总线与数据总线分离，Flash存储代码和常量权重，SRAM存储运行时数据。这种架构的优点是CPU可以同时取指和读写数据，但缺点是Flash的读取速度远低于SRAM（通常需要等待周期），且Flash写入寿命有限（约10万次擦写）。在模型推理中，权重通常存储在Flash中，通过CPU逐次加载到寄存器参与计算；而激活值、中间特征图、临时变量则必须存放在SRAM中。由于SRAM容量极小（通常16~256KB），当模型中间特征图超过SRAM容量时，系统将被迫使用Flash模拟EEPROM或外部PSRAM，这会显著增加访问延迟和功耗。
// 典型内存分配示例（STM32L432, 256KB Flash / 64KB SRAM）
// 模型权重区：0x08020000 ~ 0x0803FFFF (128KB)
// 激活缓冲区：0x20000000 ~ 0x2000FFFF (64KB)
// 堆栈区：0x20010000 ~ 0x20014FFF (20KB)
// 剩余SRAM用于RTOS任务栈和DMA描述符
#define MODEL_WEIGHT_ADDR 0x08020000
#define ACT_BUF_ADDR 0x20000000
#define ACT_BUF_SIZE (32 * 1024) // 实际可用32KB
内存压缩的核心策略包括：权重共享（多个神经元共用同一权重值）、激活值重计算（反向传播时重新计算前向结果而非存储）、内存池复用（不同层的激活值使用同一块SRAM区域）。在实际工程中，建议使用静态内存分配而非动态malloc，因为动态分配会产生碎片且不可预测。对于卷积神经网络，可采用“层间流水线”策略：每次只加载一层权重到SRAM，计算完立即输出到下一层，从而将峰值SRAM占用从“所有层之和”降为“单层最大值”。
2.3 算力限制与MAC操作预算
低端MCU的算力通常以MMAC/s（每秒百万次乘加操作）为单位。Cortex-M0没有硬件乘法器（仅支持32位乘法指令，需多个周期），Cortex-M4则支持单周期MAC指令和可选的FPU。对于Edge AI推理，绝大多数操作是卷积或全连接层的乘加运算，因此算力预算直接决定了模型的最大规模。例如，一个输入为32×32×3的图像，经过第一层8个3×3卷积核后，输出特征图为30×30×8，该层的MAC操作数为：30×30×8×3×3×3 = 194,400次。若MCU算力为50MMAC/s，则单层推理需3.9ms，整个模型若包含10层，则总推理时间约40ms。
- 计算MAC总量：遍历模型所有层，统计每层的MAC操作数并求和。
- 估算推理时间：总MAC数 ÷ 有效算力（通常为理论值的60%~80%，因内存访问和分支开销）。
- 对比实时性要求：若需在50ms内完成推理，则有效算力需≥总MAC数÷50ms。
- 若超预算：优先减少通道数（而非层数），因为通道数对MAC的影响是平方级。
算力优化不仅依赖模型压缩，还依赖算子优化。例如，使用Cortex-M4的SIMD（单指令多数据）指令可同时处理2个16位乘法；使用DSP库中的FFT函数可加速频域特征提取。此外，定点数运算（如int8）比浮点运算快2~4倍，且占用更少Flash和SRAM。在模型压缩时，应优先考虑将权重从float32量化为int8或int16，这不仅能减少存储占用，还能利用硬件整数乘法器提升吞吐量。
2.4 外设与功耗约束
外设的选择直接影响数据采集的精度和功耗。ADC（模数转换器）的采样位数和采样率决定了输入信号的动态范围，例如12位ADC可分辨4096级，适合振动或音频信号；DAC则用于输出模拟控制信号。DMA（直接内存访问）控制器可以在不占用CPU的情况下将ADC数据搬运到SRAM，这对连续采样至关重要。定时器可生成PWM波形或触发ADC采样，实现精确的时序控制。在Edge AI场景中，外设的功耗往往被忽视：一个始终开启的UART接收器可能消耗数百μA电流，而一个关闭的GPIO引脚则几乎无功耗。
| 外设 | 典型功耗 | 唤醒时间 | 压缩影响 |
|---|---|---|---|
| UART (接收使能) | 300~500μA | 即时 | 降低通信频率或使用DMA批处理 |
| ADC (连续采样) | 500μA~1mA | 10μs | 降低采样率或使用FIFO批量读取 |
| SPI (主模式) | 200~400μA | 即时 | 减少时钟频率或使用突发传输 |
| GPIO (输出高电平) | 1~5μA | 即时 | 使用开漏输出+外部上拉 |
功耗管理的关键在于状态机设计。MCU通常支持多种低功耗模式：Sleep模式（CPU停止，外设运行）、Stop模式（所有时钟停止，SRAM保持）、Standby模式（仅备份域供电）。在Edge AI应用中，典型的功耗策略是：传感器事件触发→MCU从Stop模式唤醒→启动ADC采样→执行推理→输出结果→重新进入Stop模式。唤醒时间需控制在100μs以内，否则会浪费大量功耗。模型压缩对功耗的影响体现在两方面：一是减少推理时间，从而缩短活跃期；二是减少Flash访问次数，降低动态功耗。
2.5 综合约束下的模型压缩决策框架
综合上述硬件约束，模型压缩的决策应遵循以下优先级：首先满足SRAM限制（否则无法运行），其次满足Flash限制（否则无法烧录），再次满足算力限制（否则无法实时），最后优化功耗（否则无法续航）。在实际项目中，建议先使用静态分析工具（如STM32CubeMX的内存报告）获取基础占用，再通过性能分析器（如ARM Keil的Event Recorder）测量实际推理时间和峰值内存。若SRAM超限，优先采用激活值重计算或层间流水线；若Flash超限，优先采用int8量化或权重聚类；若算力不足，优先减少通道数或使用深度可分离卷积。