课程导入：TFLite Micro的定位与卷积/池化算子裁剪清单设计
TFLite Micro是Google面向微控制器（MCU）和极低功耗嵌入式设备推出的轻量级推理引擎，它让TensorFlow模型能够在仅有几十KB内存、主频不足百MHz的硬件上运行。在边缘设备中，卷积（Conv）与池化（Pooling）算子占据了模型计算量的80%以上，是决定延迟、内存占用和功耗的关键路径。裁剪清单（Pruning Checklist）设计的核心目标，是在不破坏模型精度的前提下，通过算子级裁剪、参数稀疏化和内存复用策略，将模型压缩到目标硬件可承载的范围内。本章将建立课程的整体框架，明确裁剪清单的输入、输出与评估闭环。
1.1 TFLite Micro的定位与边缘设备约束
TFLite Micro并非简单的“缩小版TensorFlow Lite”，而是针对Cortex-M系列、ESP32、RISC-V等裸机或RTOS环境重新实现的推理运行时。它去除了动态内存分配、文件系统依赖和操作系统调用，所有张量缓冲区在初始化时静态规划。这意味着裁剪清单必须考虑三个硬件维度：Flash容量（存放模型权重和代码）、RAM容量（存放中间特征图和激活值）、算力（乘累加操作MACs）。例如，一个典型的Cortex-M4主频80MHz，每秒可执行约40M MACs，而一个简单的MNIST卷积网络就需要约2M MACs，这意味着单帧推理至少需要50ms，若要求30FPS则完全不可行。
1.2 卷积与池化算子在边缘设备中的关键地位
卷积算子负责提取空间特征，但其计算复杂度为O(输出通道 × 输入通道 × 核高 × 核宽 × 输出特征图尺寸)。池化算子虽然计算量小，但决定了特征图的尺寸缩减路径，直接影响后续卷积层的RAM占用。在边缘设备中，内存瓶颈往往比计算瓶颈更先出现。例如，一个输入为32×32×16的特征图，经过3×3卷积输出32×32×32，中间需要暂存输入、输出和权重，仅这一层就可能消耗超过100KB RAM，而典型MCU只有256KB。因此，裁剪清单必须同时关注计算量和内存足迹，而非单一指标。
| 算子类型 | 计算量占比 | 内存占用特点 | 裁剪优先级 |
|---|---|---|---|
| 标准卷积 (Conv2D) | 60%-75% | 权重+输入/输出特征图 | 最高：通道裁剪/核分解 |
| 深度可分离卷积 (DWConv) | 10%-20% | 权重小，但中间特征图多 | 高：逐通道裁剪 |
| 最大/平均池化 | 1%-3% | 无权重，但影响特征图尺寸 | 中：调整步长/核尺寸 |
| 全连接 (FC) | 5%-15% | 权重极大，RAM占用高 | 高：替换为全局平均池化 |
1.3 裁剪清单设计的核心目标与课程框架
裁剪清单不是简单的“删减层”，而是一个系统化的决策流程。其核心目标可分解为四个层次：可部署性（满足硬件资源约束）、精度保持（裁剪后精度损失在可接受范围，通常<2%）、实时性（满足应用帧率要求）、可维护性（裁剪后的模型结构清晰，便于后续更新）。课程框架将围绕“分析-裁剪-验证-优化”四阶段展开：先学习如何分析模型各算子的资源消耗画像，再掌握通道裁剪、核分解、量化、算子融合等具体技术，然后通过TFLite Micro的基准测试工具验证效果，最后根据反馈迭代优化。
1.4 常见误区与课程学习路径
在裁剪清单设计中有三个常见误区：误区一，只关注计算量而忽略内存峰值，导致模型虽然MACs降低但RAM溢出；误区二，对所有卷积层采用相同的裁剪比例，破坏了特征提取的层次性，导致精度骤降；误区三，裁剪后未进行量化感知训练，直接使用后训练量化，造成精度损失叠加。本课程将逐一拆解这些误区，并通过实际案例展示如何构建有效的裁剪清单。