4、传感器接口与信号调理：模拟量采集、ADC配置、采样率与分辨率选择、抗混叠滤波设计
TinyML工业节点的核心任务是将物理世界的连续模拟信号转换为可处理的离散数字序列。无论是振动加速度计、压力变送器、热电偶还是电流互感器，其输出本质都是随时间连续变化的电压或电流。MCU内置的ADC（模数转换器）是连接模拟前端与数字信号处理算法的唯一桥梁。然而，ADC并非简单地将电压“读进来”即可——采样率、分辨率、参考电压、输入阻抗匹配以及抗混叠滤波器的设计，直接决定了后续推理模型能否从数据中提取出有效的故障特征。本章将系统拆解从传感器引脚到MCU内部寄存器之间的完整信号链路，重点解决“采得准、采得快、采得稳”三个工程核心问题。
上图展示了TinyML工业节点中从传感器到数字信号处理器的完整信号链路。可以看到，模拟信号在进入ADC之前，必须经过抗混叠滤波和电平调理；ADC转换后的数据通过DMA直接搬运至内存，避免CPU干预带来的采样抖动。图中TP1、TP2、TP3为三个关键测试点，分别用于验证原始信号质量、滤波后信号质量以及ADC输入引脚处的信号完整性。
4.1 模拟量采集的核心原理与信号链设计
工业传感器输出类型多种多样，常见的有电压输出（如0-10V、0-5V）、电流输出（4-20mA）、电荷输出（IEPE加速度计）以及电阻变化（PT100热电阻）。MCU的ADC只能接受0~VREF（通常为3.3V或5V）的单端电压信号，因此信号链设计的第一步是明确传感器输出规格，并规划相应的调理电路。
对于4-20mA电流环，通常采用精密采样电阻（如250Ω）将电流转换为1-5V电压，再经过运放跟随器进行阻抗隔离。对于IEPE传感器，其输出为叠加在2-4V直流偏置上的交流小信号，需要先经过AC耦合电容去除直流分量，再进行放大和电平移位。对于差分输出的传感器（如某些桥式压力传感器），则需要使用仪表放大器将差分信号转换为单端信号，同时抑制共模噪声。
- 阻抗匹配：ADC输入阻抗通常为几kΩ至几十kΩ，若传感器输出阻抗过高，会因分压效应导致采样误差。需在ADC前增加电压跟随器。
- 电平匹配：确保调理后的信号最大幅度不超过ADC参考电压，最小幅度不低于0V，否则会产生削波或底部截止。
- 噪声预算：整个模拟前端的噪声应小于ADC的1个LSB（最低有效位）。例如12位ADC、3.3V参考时，LSB约为0.8mV，前端噪声需控制在0.3mV以内。
4.2 ADC配置：采样率、分辨率与转换时间的权衡
ADC配置是TinyML节点部署中最容易出错也最影响性能的环节。STM32系列MCU的ADC为逐次逼近型（SAR），其转换时间由采样阶段和量化阶段共同决定。采样时间可通过寄存器设置（如1.5周期、7.5周期、13.5周期等），量化阶段则固定为12.5个ADC时钟周期。
采样率的选择必须遵循奈奎斯特采样定理，即采样频率至少为信号最高频率分量的两倍。但在工业振动监测中，实际工程经验通常取信号最高频率的5~10倍，以留出抗混叠滤波器的过渡带余量。例如，若关注轴承故障特征频率为2kHz，则采样率至少设为10kHz，抗混叠滤波器截止频率设为3.9kHz（即fs/2.56）。
| 参数 | 典型值 | 选择依据 | 对系统的影响 |
|---|---|---|---|
| 采样率 | 1kHz ~ 100kHz | 信号最高频率×5~10倍 | 过高则数据量爆炸，过低则丢失高频特征 |
| 分辨率 | 12bit / 14bit / 16bit | 动态范围需求与噪声水平 | 每增加1bit，量化噪声降低6dB |
| 采样时间 | 1.5 ~ 239.5周期 | 信号源阻抗大小 | 过短则采样电容未充满，过长则降低最大采样率 |
| 参考电压 | 2.5V / 3.3V / 5V | 传感器输出范围 | 参考电压越低，LSB越小，但抗噪能力下降 |
分辨率的选择需要结合信号动态范围与系统噪声。12位ADC在3.3V参考下，理论分辨率约为0.8mV，对于大多数工业振动信号（幅值范围±2V）已经足够。但若需要检测微弱的早期故障特征（如齿轮点蚀产生的微弱冲击），则建议选用16位ADC或通过过采样技术提升有效分辨率。过采样技术利用噪声的随机性，每提高1位有效分辨率需要4倍过采样率，代价是CPU开销和内存占用增加。
4.3 抗混叠滤波设计：从理论到工程实现
混叠是采样系统中必须避免的致命问题。当信号中存在高于奈奎斯特频率（fs/2）的频率分量时，这些高频分量会被“折叠”回低频区域，与真实低频信号叠加，且无法通过后续数字滤波去除。抗混叠滤波器必须放置在ADC之前，采用模拟低通滤波器实现。
一阶RC滤波器（-20dB/dec）在工程中应用最广，但其阻带衰减速率太慢，对于采样率仅比信号最高频率高2~3倍的场景，无法有效抑制混叠。二阶有源低通滤波器（-40dB/dec）是工业节点的常用选择，可采用Sallen-Key拓扑结构实现。对于更高要求的场景，可使用三阶或四阶滤波器，但需注意运放的增益带宽积和相位裕度。
// 典型二阶巴特沃斯低通滤波器设计参数（截止频率fc=1kHz）
// 采用Sallen-Key结构，单位增益
// C1 = 0.1uF, C2 = 0.2uF（近似值）
// R1 = R2 = 1.125kΩ（标准值1.1kΩ）
// 实际调试时需用示波器验证幅频响应
// 滤波器Q值 = 0.707（巴特沃斯最平坦）
滤波器截止频率的选择需要平衡两个矛盾：截止频率过高，则高频噪声抑制不足；截止频率过低，则有用信号的高频分量被衰减。工程经验公式为：fc = fs / 2.56，其中2.56是考虑了滤波器过渡带的经验系数。例如采样率fs=10kHz时，fc设为3.9kHz，可保证在5kHz（奈奎斯特频率）处至少有40dB的衰减。
4.4 实战案例：电机轴承振动监测节点的信号链调试
某工业电机预测性维护项目，要求监测电机驱动端轴承的振动信号，特征频率范围10Hz~5kHz，MCU选用STM32L4系列（内置12位ADC，最高采样率5Msps），传感器为IEPE加速度计（灵敏度100mV/g，频响0.5Hz~10kHz）。
初始现象：直接连接传感器至ADC，设置采样率20kHz，采集到的波形存在明显的周期性毛刺，频谱分析显示在2.3kHz处出现不明峰值，且该峰值随采样率变化而移动。
分析过程：首先检查TP1点（传感器输出），用示波器观察原始信号，确认传感器输出正常，无异常高频分量。检查TP2点（滤波后信号），发现信号中混有幅度约50mV的噪声。进一步排查发现，电机驱动器的PWM载波频率为16kHz，通过空间耦合进入传感器信号线。由于采样率20kHz，奈奎斯特频率为10kHz，16kHz的PWM噪声被混叠至16-20= -4kHz，即折叠到4kHz处，但实际观察到的混叠频率为2.3kHz，说明还存在其他耦合路径。
解决方案：
- 在传感器信号线上增加共模扼流圈，抑制共模干扰。
- 将抗混叠滤波器从一阶RC升级为二阶有源低通，截止频率设为7.8kHz（20kHz/2.56），在10kHz处提供约40dB衰减。
- 调整ADC采样时间从1.5周期增加至13.5周期，降低信号源阻抗对采样精度的影响。
- 在ADC输入引脚与地之间增加100pF的旁路电容，滤除高频辐射干扰。
结果对比：改进后，频谱中2.3kHz的虚假峰值完全消失，底噪从-80dB降至-95dB，轴承故障特征频率（BPFO约118Hz）及其谐波清晰可见。系统在连续运行72小时后，数据稳定性良好。
复盘经验：混叠问题往往不是单一原因造成的，需要从信号源、传输路径、滤波器和ADC配置四个维度逐一排查。建议在PCB设计阶段就预留测试点，并采用屏蔽双绞线传输模拟信号。
4.5 常见误区与设计复盘
在TinyML工业节点开发中，以下问题出现频率最高：
- 盲目追求高采样率：采样率过高导致数据量激增，MCU的Flash和RAM迅速耗尽，同时增加功耗。应根据信号特征频率合理选择，并考虑边缘端的数据压缩策略。
- 忽略参考电压噪声：ADC的参考电压引脚若直接连接LDO输出，其纹波会直接耦合进转换结果。应使用高精度基准源（如REF3030）或至少增加RC滤波。
- 采样时间设置不当：对于高阻抗信号源（如压电传感器），采样时间过短会导致采样电容充电不足，产生幅度误差。可通过增大采样时间或降低信号源阻抗解决。
- 忽视DMA与缓冲区的配合：在连续采样模式下，若DMA缓冲区未采用双缓冲机制，可能导致数据覆盖或丢失。建议使用环形缓冲区，并设置半满中断。
信号调理与ADC配置是TinyML节点可靠运行的基石。一个设计良好的模拟前端，能够为后续的FFT、小波变换或神经网络推理提供高质量的数据输入。在实际项目中，建议先用示波器和信号发生器对调理电路进行单独验证，再与MCU联调，这样能大幅缩短调试周期。记住：数字算法的上限由模拟前端决定，再优秀的模型也无法从失真的数据中提取出正确的故障特征。