JTAG 硬件接口：五根信号线的故事
做嵌入式这些年，我调试过的板子少说也有上百块了。每次拿到一块新板子，第一件事就是找 JTAG 接口。为什么？因为它是我们和芯片内部对话的唯一窗口。今天咱们就来聊聊这五根信号线——TCK、TMS、TDI、TDO、TRST。
说白了，JTAG 就是一套串行通信协议。但它的物理层，也就是这些引脚怎么接、电平怎么配，才是很多坑的源头。我见过不少工程师，协议背得滚瓜烂熟，结果焊上排针就是连不上调试器。嗯，问题多半出在硬件上。
信号定义速览
先给个总览表格，方便你快速查阅：
| 信号名 | 全称 | 方向 | 核心作用 |
|---|---|---|---|
| TCK | Test Clock | 调试器 → 芯片 | 提供同步时钟，所有操作都跟着它走 |
| TMS | Test Mode Select | 调试器 → 芯片 | 控制 TAP 状态机的跳转 |
| TDI | Test Data In | 调试器 → 芯片 | 串行数据输入，比如要写入的指令或数据 |
| TDO | Test Data Out | 芯片 → 调试器 | 串行数据输出，比如读回的寄存器值 |
| TRST | Test Reset | 调试器 → 芯片 | 可选信号，用于异步复位 TAP 控制器 |
TCK：节奏大师
TCK 是 JTAG 的心脏。所有数据采样、状态跳转，都发生在 TCK 的上升沿或下降沿。你想想看，没有时钟，串行数据怎么对齐？
电气特性上要注意几点：
- 频率范围： 通常 10kHz ~ 几十 MHz。我一般先用 1MHz 起步，稳定后再往上提。
- 占空比： 尽量接近 50%，但 JTAG 标准对占空比要求不苛刻，30%~70% 都能工作。
- 信号质量： 时钟线要短，避免过冲。我曾经在一条 20cm 的杜邦线上跑 10MHz，结果波形惨不忍睹——上升沿振铃严重，TAP 状态机直接跑飞。
TMS：状态机的方向盘
TMS 只有一根线，但它决定了 TAP 状态机下一步去哪。每次 TCK 上升沿，TMS 的电平就决定了状态跳转方向。
举个例子，你想从 Run-Test/Idle 进入 Shift-DR 状态，TMS 序列是：0, 1, 1, 0, 0。少一位都不行。
电气上，TMS 和 TDI 很像：
- 都是输入信号，由调试器驱动
- 在 TCK 上升沿被采样
- 需要满足建立时间和保持时间（通常几纳秒就够了）
我个人习惯在 TMS 上串一个 22Ω 的电阻，靠近芯片端。不是为了限流，而是为了抑制反射。尤其是当调试器线缆比较长的时候，这个小电阻能省很多事。
TDI 与 TDO：数据通道
TDI 是数据入口，TDO 是数据出口。它们俩配合 TCK，构成了一条串行移位链路。
关键点在于：
- TDI 在 TCK 上升沿被采样，调试器必须在上升沿之前把数据准备好。
- TDO 在 TCK 下降沿更新，芯片在下降沿之后输出新数据，调试器在下一个上升沿采样。
- 这种“上升沿采输入、下降沿更新输出”的设计，保证了数据不会冲突。
实战经验： 有一次我调试一块 FPGA 板，TDO 死活读不到数据。用示波器一看，TDO 引脚电平一直在 1.8V 和 2.5V 之间晃悠，就是到不了 3.3V。查了半天，发现是板子上 TDO 的上拉电阻焊错了——10kΩ 上拉到 1.8V，而调试器期望的是 3.3V 逻辑。换了个 4.7kΩ 上拉到 3.3V，问题解决。
所以，TDO 的驱动能力和上拉电压，一定要和调试器匹配。
TRST：可选但推荐
TRST 是异步复位信号，低电平有效。拉低 TRST，TAP 控制器立即进入 Test-Logic-Reset 状态，不需要等 TCK 时钟。
为什么推荐接出来？
- 有些芯片上电后 TAP 状态机处于不确定状态，TRST 可以强制复位。
- 在调试器初始化阶段，先拉低 TRST 再释放，比靠 TMS 走 5 个时钟更干脆。
- 如果芯片内部有 JTAG 安全锁，TRST 有时是解锁的关键。
不过要注意，TRST 不是所有调试器都支持。J-Link 的 20 针接口上有 TRST，但一些便宜的 CMSIS-DAP 调试器可能没接。用之前先查清楚。
电气特性总结
我把常见的电气参数整理成了表格，方便你设计电路时参考：
| 参数 | 典型值 | 说明 |
|---|---|---|
| 逻辑电平 | 1.8V / 3.3V / 5V | 必须与芯片 I/O 电压一致，不能混用 |
| TCK 最大频率 | 通常 10~50 MHz | 取决于线缆长度和信号质量 |
| 输入高电平 (VIH) | ≥ 0.7 × VDD | 低于这个值可能采样不到 |
| 输入低电平 (VIL) | ≤ 0.3 × VDD | 高于这个值可能误判 |
| 输出驱动能力 | 4~8 mA | TDO 引脚，驱动多个负载时注意 |
| 上拉电阻 | 4.7kΩ ~ 10kΩ | TMS、TDI、nTRST 建议上拉到 VDD |
JTAG 信号连接结构图
下面这张 SVG 图展示了调试器与目标芯片之间的 JTAG 信号连接关系。你可以看到五根信号线的流向，以及 TAP 控制器在芯片内部的位置。
硬件设计检查清单
最后，给你一份我自己用的检查清单。每次画板子之前，我都会过一遍：
- 电平匹配： 调试器 I/O 电压是否等于芯片 JTAG 引脚电压？不等的话加电平转换。
- 上拉电阻： TMS、TDI、nTRST 是否上拉到 VDD？阻值 4.7k~10kΩ。
- TCK 走线： 尽量短，远离高频开关电源和时钟线。
- GND 连接： 调试器和目标板之间至少一根粗地线，最好用排针的多个 GND 引脚并联。
- TRST 处理： 如果不用，通过 10kΩ 电阻上拉到 VDD，不要悬空。
- 连接器选型： 2×5 或 2×10 排针，间距 2.54mm 或 1.27mm，根据板子空间定。