1. 接口协议基础：常见硬件接口协议概述
做硬件接口验证这么多年，我最大的感触是：协议本身并不难，难的是让两个芯片“好好说话”。你想想看，一个 I2C 从设备可能因为上电时序慢了 2ms，整个系统就卡死在总线仲裁上。这种坑，我踩过不止一次。
这一章，咱们先把地基打牢。我会把 I2C、SPI、UART、USB、PCIe 这五个最常用的接口协议，从电气特性到逻辑特性，掰开揉碎了讲清楚。嗯，这里要注意——我不会罗列数据手册，而是告诉你实际项目中哪些参数最容易出问题。
1.1 协议分层模型：从物理层到应用层
先看一张图，把整个知识体系串起来。我个人习惯把接口协议分成三层来看：
核心观点：电气特性决定能不能通，逻辑特性决定通得对不对，协议层决定通得有多快。
这张图我每次培训都会画。为什么？因为90% 的接口问题都出在物理层。我曾经花了两天查一个 SPI 通信间歇性失败的问题，最后发现是 PCB 走线太长，上升沿变缓导致时钟采样错误。嗯，从那以后我调任何接口都先看示波器。
1.2 常见接口协议速览
下面这张表，是我自己整理的项目选型参考。你直接拿去用：
| 协议 | 信号线数 | 最大速率 | 通信方式 | 典型距离 | 我最常遇到的坑 |
|---|---|---|---|---|---|
| I²C | 2 (SCL, SDA) | 3.4 MHz (高速模式) | 同步、半双工、多主 | ~1m (板级) | 上拉电阻选错导致上升沿太慢 |
| SPI | 4+ (SCK, MOSI, MISO, CS) | ~50 MHz (典型) | 同步、全双工、一主多从 | ~30cm (板级) | 时钟极性和相位不匹配 |
| UART | 2 (TX, RX) | ~1 Mbps (典型) | 异步、全双工、点对点 | ~5m (RS232) | 波特率误差累积导致丢帧 |
| USB 2.0 | 4 (D+, D-, VBUS, GND) | 480 Mbps | 异步、半双工、主从 | ~5m | D+/D- 等长没做好导致眼图闭合 |
| PCIe 3.0 | 每 Lane 2 对差分 | 8 GT/s per Lane | 同步、全双工、点对点 | ~30cm (板级) | AC 耦合电容位置放错 |
选型建议：板内通信优先 SPI 或 I²C；跨板通信用 UART 或 USB；高性能场景直接上 PCIe。别为了省两根线选 I²C 传大数据——你会后悔的。
1.3 电气特性：信号能跑多远，看这里
电气特性说白了就是电压、电流、时间这三件事。我见过太多工程师只看逻辑时序，不看电气参数，结果板子调不通。
1.3.1 电平标准
不同协议用的电平不一样，混接就出问题：
- TTL (5V/3.3V)：I²C、SPI、UART 最常用。VIH ≥ 2.0V (5V 系统)，VIL ≤ 0.8V。
- LVCMOS (1.8V/2.5V/3.3V)：现代 SoC 内部接口常用。注意 1.8V 系统不能直接接 3.3V 器件。
- LVDS (差分，~350mV 摆幅)：高速信号标配，PCIe、USB 都用这个。抗干扰能力强，但布线要求高。
- RS-232 (±12V)：老式 UART 接口，现在工业设备还在用。别拿 3.3V 的 UART 直接怼 RS-232 口——会烧。
⚠ 我曾经犯过的错：把 5V 的 I²C 传感器直接连到 3.3V 的 MCU 上，结果 SDA 引脚被拉高到 4.2V，MCU 内部 ESD 保护二极管导通，整条总线锁死。解决方案很简单：加电平转换芯片（如 PCA9306）。
1.3.2 驱动能力与扇出
一个 GPIO 能驱动多少个负载？这取决于输出驱动电流和输入电容。举个例子：
- 标准 I²C 总线：最大总线电容 400pF（标准模式）或 550pF（快速模式）。
- SPI 的 CS 信号：如果挂了 4 个从设备，每个输入电容 5pF，加上走线电容，总电容可能超过 30pF。这时候上升时间会变慢。
我建议：SPI 总线上的从设备不要超过 4 个，除非你用缓冲器。I²C 总线上的设备数量受限于地址和电容，一般不超过 8 个。
1.4 逻辑特性：数据怎么传，看这里
逻辑特性就是时序、帧格式、状态机。这部分我习惯用“握手”来理解——主设备发一个请求，从设备给一个响应，一来一回把数据传完。
1.4.1 I²C 逻辑特性
I²C 的核心是起始条件、停止条件、数据有效性：
- 起始条件：SCL 高电平时，SDA 从高到低跳变。
- 数据有效性：SCL 低电平时改变 SDA，SCL 高电平时采样 SDA。
- 停止条件：SCL 高电平时，SDA 从低到高跳变。
- 应答 (ACK)：每 8 位数据后，接收方拉低 SDA 表示收到。
这里有个细节：时钟拉伸 (Clock Stretching)。从设备可以拉低 SCL 来让主设备等待。我遇到过一款温度传感器，每次转换期间会拉伸时钟长达 10ms。如果主设备没做超时处理，总线就卡死了。
1.4.2 SPI 逻辑特性
SPI 有四种模式，由时钟极性 (CPOL) 和时钟相位 (CPHA) 决定：
| 模式 | CPOL | CPHA | 数据采样边沿 | 空闲时钟电平 |
|---|---|---|---|---|
| 0 | 0 | 0 | 上升沿 | 低 |
| 1 | 0 | 1 | 下降沿 | 低 |
| 2 | 1 | 0 | 上升沿 | 高 |
| 3 | 1 | 1 | 下降沿 | 高 |
避坑指南：我曾经调试一个 SPI 闪存，读 ID 总是返回 0xFF。查了两天，最后发现从设备要求模式 3（CPOL=1, CPHA=1），而主设备配置成了模式 0。数据手册里写的是“SPI mode 3”，我一开始没注意。所以——先看从设备手册，再配主设备。
1.4.3 UART 逻辑特性
UART 是异步的，没有时钟线。收发双方靠波特率同步。帧格式如下：
- 起始位：1 位，逻辑低。
- 数据位：5~9 位，常用 8 位。
- 校验位：可选，奇校验或偶校验。
- 停止位：1 或 2 位，逻辑高。
波特率误差是关键。两个设备波特率相差超过 ±2%，就可能出现帧错误。我建议：发送端用 115200，接收端也配 115200，但实际晶体频率可能有偏差。比如 16MHz 晶振分频出 115200，误差约 0.16%，没问题。但如果是 14.7456MHz 晶振，误差就大了。
1.4.4 USB 逻辑特性
USB 2.0 用 NRZI 编码（非归零反转码），数据 0 翻转电平，数据 1 保持电平。为了保持同步，每 6 个连续的 1 之后插入一个 0（位填充）。
USB 的枚举过程我简单说一下：
- 主机检测到设备插入（D+ 或 D- 被拉高）。
- 主机复位设备，设备地址为 0。
- 主机发送 GET_DESCRIPTOR 请求，获取设备描述符。
- 主机分配唯一地址，配置设备。
这里有个常见问题：D+ 和 D- 的上拉电阻位置。低速设备在 D- 上拉，全速/高速设备在 D+ 上拉。如果贴错了，主机根本检测不到设备。
1.4.5 PCIe 逻辑特性
PCIe 是分层架构：事务层 → 数据链路层 → 物理层。数据以 TLP (事务层包) 形式传输：
- TLP 头：包含事务类型、地址、长度、标签等。
- 数据负载：最大 4096 字节（但通常 128 或 256 字节）。
- ECRC：端到端 CRC 校验。
PCIe 的链路训练状态机 (LTSSM) 是调试难点。我遇到过一块 FPGA 板，PCIe 链路始终无法进入 L0（正常工作状态）。用逻辑分析仪抓包，发现是 TS1 训练序列 里的链路号不匹配。改了一行代码就好了。
1.5 电气特性与逻辑特性的关系
最后说一个我自己的理解：电气特性是“能不能通”，逻辑特性是“通得对不对”。两者缺一不可。
- 电平不匹配 → 逻辑 0/1 识别错误 → 数据全错。
- 上升时间太慢 → 采样点偏移 → 偶尔出错。
- 时序不满足建立/保持时间 → 亚稳态 → 系统崩溃。
调试顺序建议：先看电气（示波器量波形），再看逻辑（逻辑分析仪抓数据），最后看协议（协议分析仪解析）。别一上来就怀疑协议栈——大概率是物理层的问题。
好了，这一章的基础知识就到这里。记住：接口协议没有银弹，每种协议都有它的适用场景和坑。后面几章，我会带你一个个协议深入实战，从波形调试到性能调优，把每个协议的脾气摸透。