2. 传输线理论：传输线模型、特性阻抗、传播延迟、回波损耗
各位好，欢迎来到第二章。
上一章我们聊了信号完整性到底在解决什么问题。说白了，就是信号从芯片A到芯片B，中间这段路怎么走才不“丢包”、不“变形”。
那这段路到底是什么？在高速数字电路里，它就是传输线。你画在PCB上的每一根走线，只要信号频率上去了，就不能再当一根“导线”看了。它是一根传输线。
我刚开始做硬件那会儿，总觉得走线就是连上就行。直到有一次调试一块DDR3板子，眼图一塌糊涂，查了三天，最后发现是一根地址线没按传输线来设计。嗯，从那以后，我再也不敢小看传输线理论了。
2.1 从“导线”到“传输线”
低频时，一根导线就是一根导线。电流流过去，电压降一点，完事。
但高频时，信号波长变得和走线长度可比拟。比如一个1GHz的信号，波长在FR4板材里大概只有15cm。你想想看，一根10cm的走线，信号在上面走的时候，不同位置的电压和电流是不一样的。
这时候，走线就不再是“短路”了，它变成了一个分布参数系统。每一小段走线，都有它自己的电阻、电感、电容，甚至还有漏电导。
核心转变： 当信号上升时间（Tr）小于2倍的走线传播延迟（Td）时，就必须按传输线来处理。经验公式：走线长度 > Tr/6 时，就要当传输线设计。
2.2 传输线的等效模型
为了分析，我们把一根均匀的传输线切成无数个无限小段。每一段都可以用一个集总参数模型来等效。这就是经典的RLCG模型。
- R（电阻）：导体的串联电阻，包括直流电阻和趋肤效应带来的交流电阻。
- L（电感）：导体的串联自感和互感。
- C（电容）：两根导体之间的并联电容。
- G（电导）：介质材料的并联漏电导，通常很小，但高频损耗大时不能忽略。
这个模型是传输线理论的基石。所有的特性参数，比如特性阻抗、传播常数，都是从R、L、C、G这四个参数推导出来的。
下面这张图，是我个人习惯用来理解传输线模型的框架。它把整个知识体系串起来了。
2.3 特性阻抗（Z₀）—— 传输线的“身份证”
特性阻抗是传输线最重要的参数。它不是一个“电阻”，而是传输线上行波电压与行波电流的比值。
对于无损传输线（R=0, G=0），公式很简单：
Z₀ = √(L / C)其中L是单位长度电感，C是单位长度电容。
你想想看，这个公式告诉我们什么？
- 走线越宽，对地距离越近（电容C变大），Z₀就越小。
- 走线越窄，对地距离越远（电感L占主导），Z₀就越大。
我在项目中遇到过最典型的场景，就是DDR3走线要求50Ω单端阻抗。板厂叠层设计时，会根据你的走线宽度、铜厚、介质厚度来反算Z₀。如果叠层没算好，出来的板子阻抗可能偏到40Ω或60Ω，信号质量直接崩掉。
实战技巧： 打样时一定要让板厂做阻抗测试条（Coupon）。我习惯要求板厂提供TDR测试报告，确认实际Z₀在目标值的±10%以内。别省这个钱，省了后面调试更花钱。
2.4 传播延迟（Td）—— 信号到底走了多久
传播延迟，就是信号从发送端走到接收端需要的时间。
对于无损线：
Td = √(L × C) × 走线长度或者用介电常数来算：
Td = 长度 × √(εr) / c其中c是光速（3×10⁸ m/s），εr是板材的相对介电常数。
举个例子，FR4板材的εr大约4.2，那么信号在FR4里的传播速度大约是：
v = c / √(4.2) ≈ 1.46 × 10⁸ m/s ≈ 14.6 cm/ns也就是说，信号每纳秒只能走大约14.6厘米。这个数字要记住，做时序分析时经常用到。
为什么传播延迟重要？因为时序。DDR接口里，数据和时钟必须满足建立时间和保持时间。如果走线长度不匹配，导致数据比时钟早到或晚到太多，就会采错数据。
注意： 传播延迟不仅取决于走线长度，还取决于板材的介电常数。不同厂家的FR4，εr可能从3.8到4.5不等。我曾经吃过这个亏，换了一家板厂，同样的走线长度，时序差了200ps，差点没调回来。
2.5 回波损耗（RL）—— 反射回来的“幽灵”
回波损耗，衡量的是信号在传输过程中，因为阻抗不匹配而被反射回来的能量有多少。
反射系数Γ定义为：
Γ = (ZL - Z₀) / (ZL + Z₀)其中ZL是负载阻抗，Z₀是传输线特性阻抗。
回波损耗RL（单位dB）定义为：
RL = -20 × log₁₀(|Γ|)RL越大，说明反射越小，匹配越好。比如RL=20dB，意味着反射回来的能量只有入射能量的1%。
常见的匹配情况：
| 负载阻抗 ZL | 反射系数 Γ | 回波损耗 RL | 信号质量 |
|---|---|---|---|
| = Z₀ | 0 | ∞ dB（无反射） | 完美 |
| 开路（∞） | 1 | 0 dB（全反射） | 极差 |
| 短路（0） | -1 | 0 dB（全反射） | 极差 |
| ±10% Z₀ | ±0.05 | ~26 dB | 良好 |
| ±20% Z₀ | ±0.1 | ~20 dB | 可接受 |
反射会带来什么问题？
- 过冲/下冲：信号电压超过或低于目标电平，可能损坏接收端。
- 振铃：反射信号来回震荡，导致信号稳定时间变长。
- 台阶：反射叠加在上升沿上，形成台阶，可能导致误触发。
避坑指南： 我曾经调试一块PCIe Gen3的板子，发现眼图闭合严重。用TDR一测，发现走线在BGA扇出区域有一段阻抗突变，从50Ω跳到了65Ω。就是因为那一段走线宽度变窄了，而且参考层被挖空了。后来改了叠层和走线，RL从12dB优化到了22dB，眼图一下就打开了。
2.6 小结一下
这一章我们聊了传输线理论的四个核心概念：
- 传输线模型：用RLCG分布参数来描述高频走线。
- 特性阻抗Z₀：由走线几何和材料决定，是匹配的基础。
- 传播延迟Td：信号在介质中的飞行时间，直接影响时序。
- 回波损耗RL：阻抗不匹配导致的反射，是信号失真的主要来源。
这四个概念，是后面所有信号完整性分析的基础。不管是做DDR、PCIe、USB还是以太网，都绕不开它们。