2. 硬件接口设计基础：D+/D-差分对布局、终端匹配电阻、ESD防护器件选型
USB接口看着简单，就四根线——VBUS、GND、D+、D-。但很多工程师栽跟头，就栽在这两根数据线上。我刚开始做USB设计时，觉得差分信号嘛，走线拉通就行。结果板子打样回来，USB2.0高速模式死活枚举不上。后来查了半天，原来是D+和D-的等长没控制好，差了快200mil。
这一章，咱们就把D+/D-差分对的布局、终端匹配电阻、ESD防护这三个硬骨头啃下来。这些都是硬件接口设计的基石，也是信号完整性的第一道防线。
2.1 D+/D-差分对布局：等长、阻抗、间距
USB 2.0高速模式跑480Mbps，上升沿只有几百皮秒。信号在PCB上的传播速度大约是6in/ns。你想想看，如果D+和D-差了100mil，时间差就是16ps左右。对于480Mbps的信号，这个偏差已经能引起共模噪声了。
核心原则：差分对布局的三大纪律——等长、控阻抗、保间距。
2.1.1 等长控制
我个人习惯把等长误差控制在±5mil以内。对于USB 2.0全速/低速模式，可以放宽到±50mil。但如果你不确定最终产品会跑什么模式，一律按高速标准做。
等长不是简单地把两根线画成一样长。要注意蛇形绕线的规则：
- 绕线间距：蛇形线的间距至少是线宽的3倍。太近了会产生串扰，反而破坏信号质量。
- 绕线幅度：单次绕线长度不要超过300mil。我见过有人一次绕了500mil，结果信号反射严重。
- 绕线位置：尽量在信号路径的中段绕线，不要在靠近连接器或芯片端绕。
小技巧：绕线时保持D+和D-的耦合。不要一根线直着走，另一根线绕来绕去。两根线要一起绕，保持差分对的完整性。
2.1.2 阻抗控制
USB 2.0要求差分阻抗90Ω±15%。这个值是怎么来的？USB规范里明确写的。但实际PCB加工时，阻抗受很多因素影响：
| 影响因素 | 典型变化范围 | 对阻抗的影响 |
|---|---|---|
| 介质厚度 | ±10% | ±8% |
| 线宽 | ±0.5mil | ±5% |
| 铜厚 | ±0.2oz | ±3% |
| 介电常数 | ±0.2 | ±4% |
所以设计时，我一般把目标阻抗设在85Ω左右。这样即使加工有偏差，也能落在75Ω-105Ω的范围内。千万别卡着90Ω设计，那是在赌运气。
2.1.3 间距与耦合
差分对的间距决定了耦合强度。间距越小，耦合越强，共模抑制能力越好。但间距太小，加工难度大，而且容易串扰到其他信号。
我的经验值是：
- 线宽：5-8mil（根据板厂能力定）
- 线间距：等于线宽（比如5mil线宽，间距5mil）
- 到其他信号的距离：至少3倍线宽
- 到GND平面的距离：保持完整参考平面，不要跨分割
注意：差分对下方必须有完整的GND参考平面。我曾经在一个四层板上把D+/D-走在顶层，但第二层被电源分割了。结果高速模式完全跑不起来。后来加了一对GND过孔在旁边，才勉强通过认证。
2.2 终端匹配电阻：串联还是并联？
终端匹配是信号完整性的核心。USB 2.0的匹配方案和芯片内部结构有关。咱们先看看USB收发器的等效电路：
USB主机/设备收发器内部结构（简化版）：
+----[45Ω]----+---- D+
| |
发送器 ---+---[45Ω]----+---- D-
|
GND实际上，USB芯片内部已经集成了45Ω的串联电阻。所以外部不需要再串电阻。但有些设计为了调试方便，会在D+和D-上各串一个0Ω电阻。这个做法我建议保留，至少留个位置。
2.2.1 什么时候需要外部匹配？
大多数情况下，USB 2.0不需要外部终端匹配电阻。但以下场景需要特别注意：
- 长走线：如果D+/D-走线超过6英寸，建议在接收端加RC终端
- 跨板连接：通过排线或FPC连接时，阻抗不连续严重，需要匹配
- ESD器件容性负载大：某些ESD器件的结电容超过5pF，会破坏信号完整性，需要匹配补偿
2.2.2 匹配电阻的选型
如果确实需要外部匹配，我推荐以下方案：
| 匹配方式 | 电路形式 | 适用场景 | 注意事项 |
|---|---|---|---|
| 串联匹配 | D+/D-各串一个22Ω | 走线较长，芯片驱动能力过强 | 电阻靠近发送端放置 |
| RC并联匹配 | D+对GND、D-对GND各接一个RC | 接收端信号过冲严重 | R=50Ω，C=10pF，靠近接收端 |
| 差分匹配 | D+和D-之间跨接一个90Ω | 差分信号共模噪声大 | 很少用，芯片内部已有 |
我的习惯：在原理图上预留串联电阻和RC终端的位置。调试时用示波器看眼图，如果过冲超过10%，就焊上匹配电阻。如果眼图干净，就留空。这样既保证性能，又不增加成本。
2.3 ESD防护器件选型：结电容是关键
USB接口是暴露在外的，静电放电（ESD）是头号杀手。但ESD器件选不好，反而会害了信号完整性。
我记得有一次，客户的产品在做ESD测试时，8kV接触放电直接打坏了USB PHY。他们用了普通的TVS管，结电容高达15pF。结果高速信号被严重衰减，眼图完全闭合。
2.3.1 结电容的影响
ESD器件的结电容会形成低通滤波器，对高速信号造成衰减。USB 2.0高速模式的上升时间约500ps，对应的带宽约700MHz。如果结电容太大，信号的高频分量会被滤掉。
选型时，结电容必须满足：
- USB 2.0高速（480Mbps）：结电容 ≤ 1.5pF
- USB 2.0全速（12Mbps）：结电容 ≤ 5pF
- USB 2.0低速（1.5Mbps）：结电容 ≤ 10pF
如果你不确定产品最终会跑什么模式，一律按1.5pF选。这是最保险的做法。
2.3.2 ESD器件的布局
ESD器件的布局比选型更重要。为什么？因为ESD电流的路径越短，保护效果越好。
布局原则：
- 靠近连接器：ESD器件必须放在USB连接器旁边，距离不超过5mm
- 先过ESD，再过匹配：信号路径是 连接器 → ESD器件 → 匹配电阻 → USB PHY
- GND过孔要近：ESD器件的GND引脚到GND平面的过孔距离不超过2mm
- 走线要短：从连接器到ESD器件的走线尽量短，减少寄生电感
避坑指南：我曾经把ESD器件放在USB PHY旁边，离连接器有2英寸远。结果ESD测试时，静电沿着走线打到了PHY，器件根本没起作用。后来改到连接器旁边，问题才解决。记住：ESD保护的第一道防线是位置，不是器件参数。
2.3.3 常见ESD器件对比
| 器件类型 | 典型结电容 | 钳位电压 | 适用场景 | 成本 |
|---|---|---|---|---|
| TVS二极管（低容） | 0.3-1.5pF | 6-10V | USB 2.0高速 | 中 |
| TVS二极管（普通） | 5-15pF | 5-8V | USB 1.1/电源线 | 低 |
| 聚合物ESD | 0.1-0.5pF | 15-30V | 超高速信号（USB 3.0） | 高 |
| 集成ESD+共模扼流圈 | 0.5-1pF | 8-12V | USB 2.0高速，节省空间 | 高 |
我个人偏好使用低容TVS二极管，比如NXP的PESD系列或TI的TPD系列。结电容在0.5pF左右，对信号影响很小。而且封装小（SOT-23或DFN），适合紧凑设计。
2.4 知识体系总览
这一章的内容比较多，我画了一张图帮你理清思路：
这张图把三大核心的关系理清楚了。差分对布局是基础，终端匹配是优化，ESD防护是保障。三者缺一不可。
2.5 实战检查清单
最后，我整理了一份检查清单。每次画完USB接口的PCB，我都会对照检查一遍：
- 等长检查：D+和D-的走线长度差≤5mil？
- 阻抗检查：差分阻抗设计值在85-90Ω之间？
- 间距检查：差分对到其他信号的距离≥3倍线宽？
- 参考平面检查：差分对下方有完整的GND平面？没有跨分割？
- ESD位置检查：ESD器件距离连接器≤5mm？GND过孔距离≤2mm？
- 匹配电阻检查：预留了串联电阻和RC终端的位置？
- 过孔检查：差分对换层时，是否有GND过孔在旁边提供回流路径？
最后说一句：硬件设计没有捷径。这些基础工作做好了，后面信号完整性测试才能顺利通过。别像我刚开始那样，等板子打回来再改，那成本可就高了。