4. 向量加载与存储指令：vle.v 与 vse.v

好，我们进入第四章。前面几章我们把向量寄存器和向量长度配置讲清楚了，现在该让数据真正流动起来了。加载和存储，说白了就是数据在内存和向量寄存器之间的搬运工。这部分我踩过的坑不少，今天一次性给你讲透。

4.1 基础加载指令 vle.v

vle.v 的全称是 Vector Load Element，按元素粒度从内存加载数据到向量寄存器。它的基本格式长这样：

vle.v vd, (rs1), vm   // 伪代码形式
// vd: 目标向量寄存器
// rs1: 基地址寄存器
// vm: 向量掩码（0 表示无掩码，1 表示启用掩码）

这条指令一次能加载多少数据？取决于你之前设置的 vsetvli。我习惯把 vle.v 和 vsetvli 放在一起看：

举个例子，假设 VLEN=128，你想加载 8 个 32 位整数：

vsetvli t0, zero, e32, m1   // SEW=32, LMUL=1, VLEN=128 → VL=4
vle.v v0, (a0)              // 加载 4 个 32 位元素到 v0

嗯，这里要注意：vle.v 加载的元素个数由 VL 决定，不是你想加载多少就加载多少。VL 是 vsetvli 算出来的。我曾经在项目里犯过这个错——以为 vle.v 会加载到寄存器满为止，结果 VL 设小了，数据没加载全，后面计算全错。

4.2 基础存储指令 vse.v

vse.v 是 vle.v 的逆操作，把向量寄存器里的数据写回内存：

vse.v vs3, (rs1), vm   // vs3: 源向量寄存器

存储的粒度同样由 SEW 决定。写个完整例子：

# 假设 a0 指向源数组，a1 指向目标数组
vsetvli t0, a0, e32, m1   # 设置 VL
vle.v v0, (a0)            # 加载
# ... 中间做点计算 ...
vse.v v0, (a1)            # 存回

我个人习惯在存储前加一个 fence 指令，确保之前的内存操作都完成了。虽然 RISC-V 向量指令集本身有顺序保证，但多核场景下还是小心为上。

4.3 对齐与非对齐访问

这是个老生常谈但永远有人踩坑的话题。对齐访问指地址是元素大小的整数倍，非对齐则不是。

RISC-V 向量指令集对非对齐访问的态度是：支持，但性能可能下降。为什么？

你想想看，硬件一次从内存读 128 位，如果地址不对齐，可能需要读两次再拼接。我在一个项目中遇到过这种情况：同样的算法，对齐版本跑 100 微秒，非对齐版本跑 180 微秒。差这么多！

4.4 实战：对齐处理技巧

如果你不得不处理非对齐数据，我推荐两种做法：

1. 前处理法：先处理头几个非对齐元素，把地址对齐后再用向量指令批量处理。
2. 掩码法：用向量掩码屏蔽非对齐部分，只加载对齐的部分。

前处理法的代码骨架：

# a0 指向非对齐地址，a1 指向对齐缓冲区
# 先处理头几个字节直到对齐
andi t1, a0, 0x3        # 检查低 2 位
beqz t1, aligned_start  # 已经对齐则跳过
# 处理非对齐的头几个元素（用标量指令）
# ...
addi a0, a0, offset      # 调整到对齐地址
aligned_start:
vsetvli t0, a0, e32, m1
vle.v v0, (a0)           # 现在可以安全对齐加载了

4.5 知识结构总览

下面这张图把本章的核心逻辑串起来了：