4. PCB布局布线规则：I2C走线长度、间距、层叠结构、包地处理

I2C协议本身是开漏结构，靠上拉电阻把总线拉高。这个电气特性决定了它对PCB布局布线特别敏感。你想想看，两根线要承载多个设备，还要在边沿触发时保持信号完整——稍微有点耦合或串扰，通信就崩了。

我做EMC整改那几年，遇到过不少I2C抗干扰的案子。有的板子功能测试全过，一到辐射发射测试就挂。查到最后，问题往往出在走线长度不一致、地平面不连续这些细节上。嗯，这一章咱们就聊聊这些实战经验。

4.1 I2C走线长度控制

I2C总线的走线长度，说白了就是信号传播延迟的问题。标准模式100kHz、快速模式400kHz，边沿时间大概在几十纳秒级别。如果走线太长，反射和振铃就会吃掉时序裕量。

具体长度限制，我整理了一个参考表：

I2C模式	最大总线电容	建议走线长度	实际经验值
标准模式 (100kHz)	400pF	≤ 200mm	150mm以内最稳
快速模式 (400kHz)	200pF	≤ 100mm	80mm以内最稳
快速+模式 (1MHz)	100pF	≤ 50mm	30mm以内最稳

为什么快速模式要更短？因为频率高了，边沿更陡，反射能量更大。我曾经在一个项目里，把I2C走线从120mm拉到180mm，结果400kHz下从设备偶尔丢ACK。查了半天，就是走线太长导致上升沿变缓，时序不满足保持时间。

4.2 走线间距与串扰抑制

I2C的两根线——SCL和SDA——是紧耦合的。如果间距太小，SCL的跳变会通过寄生电容耦合到SDA上，造成误触发。这就是串扰。

我建议的间距规则：

• 3W原则：线间距 ≥ 3倍线宽。比如线宽0.3mm，间距至少0.9mm。
• 最小间距：无论如何不要小于0.5mm，否则串扰会让你头疼。
• 与其他信号线：I2C走线距离时钟线、PWM线、开关电源走线至少5mm以上。

为什么会这样？SCL的上升沿会产生一个电流尖峰，通过互容耦合到SDA。如果SDA此时正在采样，就可能读到错误电平。我在一个智能家居项目里遇到过——I2C总线旁边走了一根12MHz的时钟线，结果SDA上全是毛刺，从设备根本没法正常工作。

4.3 层叠结构与参考平面

层叠结构决定了I2C信号的返回路径。如果返回路径不连续，信号就会绕路，形成大的电流环路——这是EMI的根源。

我个人推荐以下几种层叠方案：

板层数	推荐层叠	I2C走线层	参考平面
2层板	Top + Bottom	Top层	Bottom地平面
4层板	Top + GND + PWR + Bottom	Top层	第二层GND
6层板	Top + GND + Signal + PWR + GND + Bottom	Top或第三层	相邻GND层

关键点：I2C走线必须紧邻一个完整的地平面。不要跨分割，不要跨电源层。我曾经在一个4层板上，把I2C走线放在了第三层，参考平面是第二层GND。结果因为电源层有分割，返回路径被切断，辐射发射超标了6dB。后来把I2C改到Top层，问题解决。

4.4 包地处理与屏蔽

包地，就是在I2C走线两侧加地线，形成一种「地墙」结构。这能有效抑制横向耦合，减少串扰和辐射。

包地的具体做法：

• 在SCL和SDA两侧各走一根GND线，宽度0.3-0.5mm。
• GND线上每隔5-10mm打一个过孔到地平面。
• 包地线两端要连接到地平面，不能悬空。

但要注意——包地不是万能的。如果包地线太长、过孔间距太大，反而会形成寄生天线。我见过一个案例，工程师把I2C包地线走了200mm，过孔只打了两个，结果辐射发射在200MHz附近出现尖峰。拆掉包地线，反而好了。

4.5 知识结构总览

下面这张图把I2C布局布线的核心逻辑串起来了。你可以对照着检查自己的设计：

4.6 避坑清单

最后，我把自己踩过的坑整理成一份清单。你设计时对照着检查，能省不少调试时间：

1. 不要跨分割走线——返回路径被切断，EMI必超标。
2. 不要用直角拐角——45度或圆弧过渡，减少阻抗突变。
3. 不要在I2C走线附近走大电流线——磁场耦合会引入共模噪声。
4. 不要忽略上拉电阻位置——上拉电阻要靠近主设备放置，不要放在总线末端。
5. 不要用细走线——线宽至少0.3mm，太细了阻抗高、易断。
6. 不要忘记加串联电阻——如果走线超过100mm，在SCL和SDA上各串一个22-33Ω电阻，抑制过冲。

嗯，这一章的内容就这些。布局布线是硬件设计的基本功，I2C虽然简单，但细节决定成败。你按这些规则去画板子，至少能避开90%的坑。