1. 车载SoC内存架构概览
各位同学，咱们今天聊聊车载SoC的内存架构。说实话，这玩意儿是BSP驱动开发的地基。你想想看，如果连内存怎么分布、Cache怎么工作都搞不清楚，后面做内存映射优化那就是瞎忙活。
我在NXP S32G项目上踩过不少坑，有一次就因为没搞清楚DDR和SRAM的访问延迟差异，导致一个实时任务频繁超时。嗯，从那以后我养成了一个习惯——拿到新板子第一件事，先把Memory Map啃透。
1.1 车载SoC的典型内存层次
车载SoC的内存架构，说白了就是一套金字塔结构。越靠近CPU的存储越快，但容量也越小。我习惯把它分成这么几层：
| 层级 | 典型容量 | 访问延迟 | 用途 |
|---|---|---|---|
| L1 Cache（I/D） | 32KB - 64KB | 1-2 cycles | CPU指令/数据缓存 |
| L2 Cache | 256KB - 2MB | 10-20 cycles | 多核共享缓存 |
| 片上SRAM（TCM/OCRAM） | 512KB - 4MB | 20-50 cycles | 实时任务、中断向量 |
| 片外DDR | 2GB - 8GB | 100-300 cycles | 主存、大块数据 |
关键认知： 车载SoC里，L1/L2 Cache对软件是透明的，但SRAM和DDR的映射关系需要BSP工程师手动管理。这就是咱们这门课的核心战场。
1.2 以NXP S32G为例看内存布局
我拿NXP S32G274A来举例。这颗芯片在车载网关和域控制器上用得很多。它的内存映射大致长这样：
// S32G274A 典型内存映射（简化版）
0x0000_0000 - 0x000F_FFFF: Boot ROM (1MB)
0x0100_0000 - 0x0101_FFFF: SRAM (128KB)
0x0200_0000 - 0x0203_FFFF: TCM (256KB)
0x4000_0000 - 0x7FFF_FFFF: DDR区域 (1GB)
0x8000_0000 - 0x800F_FFFF: PCIe配置空间
0xC000_0000 - 0xC3FF_FFFF: 外围设备寄存器你注意看，SRAM和TCM的地址是紧挨着的，但它们的用途完全不同。TCM（Tightly Coupled Memory）是紧耦合内存，访问延迟极低，我一般用它放中断服务程序和实时性要求高的数据。
我的经验： 在S32G上做BSP时，我会把看门狗喂狗函数和关键状态变量放在TCM里。这样即使DDR因为ECC错误挂了，系统还能保持基本响应。这个技巧在A-SPICE认证时帮了大忙。
1.3 TI TDA4的内存特色
再说说TI TDA4，这颗芯片在ADAS领域很常见。它的内存架构和S32G不太一样，多了个DSP专用的L2 SRAM：
- C7x DSP L2 SRAM： 2MB，给视觉加速器用，延迟只有DDR的1/10
- MCU岛SRAM： 512KB，独立供电，安全域专用
- DDR4/LPDDR4： 最大8GB，带宽可达3200MT/s
我在TDA4项目上遇到过一个问题：DSP和A72核共享数据时，因为Cache一致性没处理好，导致图像处理结果时对时错。后来我强制把共享缓冲区放在了非Cacheable的DDR区域，问题才解决。
避坑指南： 多核异构SoC里，不同核之间的Cache一致性是个大坑。我曾经因为没做Cache刷新，导致A72写的数据DSP读不到，排查了整整两天。记住：共享内存一定要用非Cacheable映射，或者手动做Cache flush/invalidate。
1.4 BSP驱动中的内存映射概念
内存映射，说白了就是把物理地址和虚拟地址建立对应关系。在BSP层面，我们主要关心三件事：
- 物理地址分配： 哪个外设用哪段物理地址，不能冲突
- 虚拟地址映射： 让CPU能访问到物理地址，同时控制Cache策略
- 属性控制： Cacheable/Non-Cacheable、可执行/不可执行、共享/非共享
我习惯用一张图来理解整个映射关系：
1.5 内存映射的Cache策略
这块是BSP开发的重中之重。我见过太多人栽在Cache策略上。简单来说，内存映射时有三种Cache模式：
| 模式 | Cache策略 | 适用场景 |
|---|---|---|
| Strongly Ordered | 完全不Cache | 外设寄存器、跨核共享内存 |
| Normal Non-Cacheable | 不Cache，但允许合并访问 | DMA缓冲区、大块数据共享 |
| Normal Cacheable | Write-Back / Write-Through | 代码段、CPU私有数据 |
核心原则： 外设寄存器用Strongly Ordered，共享内存用Non-Cacheable，私有数据用Cacheable。这个原则我在多个项目里验证过，基本不会出错。
1.6 本章小结
好了，咱们把车载SoC的内存架构捋了一遍。你记住几个关键点：
- 内存层次从快到慢：L1 Cache → L2 Cache → SRAM/TCM → DDR
- BSP工程师要手动管理SRAM和DDR的映射，Cache是硬件自动管理的
- 内存映射的核心是配置MMU页表，设置虚拟地址到物理地址的对应关系
- Cache策略选错了，轻则性能下降，重则数据错乱