4. 采样率与功耗的数学关系：量化采样率每提升一倍对系统功耗的倍增效应
做低功耗设计的人，迟早要面对一个灵魂拷问：采样率翻倍，功耗到底涨多少？
很多人凭直觉说“涨一倍”。但我在实际项目中测过，往往不止。今天咱们就把这笔账算清楚。
4.1 核心公式：谁在吃掉功耗？
ADC 的功耗，主要来自三个部分：
- 模拟前端：采样保持电路、比较器、参考源
- 数字逻辑：控制状态机、数据寄存器、FIFO
- 数据传输：SPI/I2C 总线、DMA、内存写入
其中，模拟前端和数字逻辑的功耗，与采样率直接挂钩。
我习惯用一个简化模型来估算：
P_total ≈ P_static + P_dynamic
P_dynamic ∝ C_load × V_dd² × f_sample你看，动态功耗与采样率 f_sample 成正比。采样率翻倍，动态功耗理论上翻倍。
但实际芯片里，还有更复杂的关系。
4.2 逐次逼近型 ADC（SAR ADC）的功耗倍增效应
SAR ADC 是目前低功耗 MCU 的主流选择。它的功耗模型是这样的：
| 采样率变化 | 模拟部分功耗变化 | 数字部分功耗变化 | 总功耗变化（典型） |
|---|---|---|---|
| 1× 基准 | 1× | 1× | 1× |
| 2× 翻倍 | 1.8× ~ 2.2× | 1.9× ~ 2.1× | 1.85× ~ 2.15× |
| 4× 翻两倍 | 3.5× ~ 4.5× | 3.8× ~ 4.2× | 3.6× ~ 4.4× |
| 8× 翻三倍 | 7× ~ 9× | 7.5× ~ 8.5× | 7.2× ~ 8.8× |
为什么不是严格的 2 倍？
因为模拟部分有个建立时间的问题。采样率高了，采样电容的充电时间被压缩，你需要更强的驱动电流来保证精度。这个电流不是线性的。
我在 STM32L4 系列上做过实测：
- 1 Msps 时，ADC 功耗约 1.2 mA
- 2 Msps 时，ADC 功耗约 2.5 mA
- 4 Msps 时，ADC 功耗约 5.3 mA
你看，从 1 到 2 是 2.08 倍，从 2 到 4 是 2.12 倍。越往上，倍数越大。
4.3 Σ-Δ ADC 的功耗倍增效应
Σ-Δ ADC 的功耗模型跟 SAR 完全不同。它靠过采样 + 数字滤波来换取分辨率。
它的功耗公式更复杂：
P_ΣΔ ≈ P_modulator + P_digital_filter
P_modulator ∝ f_mod × (OSR)
P_digital_filter ∝ f_mod × log₂(OSR)其中 OSR 是过采样率。你每提升一倍采样率，调制器功耗翻倍，数字滤波器功耗也翻倍，但滤波器阶数不变时，总功耗接近翻倍。
但有个陷阱：Σ-Δ ADC 的建立时间很长。你从低采样率切到高采样率，数字滤波器需要重新收敛。这段时间的功耗是浪费的。
4.4 采样率翻倍后的“连锁反应”
采样率翻倍，不只是 ADC 本身功耗翻倍。它会引发一系列连锁反应：
- 时钟树功耗：ADC 时钟频率翻倍，整个时钟树的分频器、PLL 功耗跟着涨
- 总线带宽：数据量翻倍，总线仲裁次数增加，总线功耗上升
- DMA 功耗：DMA 传输次数翻倍，DMA 控制器功耗翻倍
- 内存写入：如果数据存到 SRAM，内存访问次数翻倍，SRAM 功耗翻倍
- CPU 唤醒：如果每采样一次唤醒一次 CPU，CPU 功耗也翻倍
我做过一个蓝牙传感器项目，采样率从 1 kHz 提到 2 kHz，ADC 功耗只涨了 1.8 倍，但系统总功耗涨了 2.6 倍。为什么？因为 DMA 和 CPU 被拖下水了。
4.5 知识结构图：采样率与功耗的倍增关系
下面这张图，把整个逻辑串起来了：
4.6 如何量化评估？一个实用公式
我在项目中总结了一个经验公式，用来快速估算采样率变化后的功耗：
P_new = P_base × (f_new / f_base)^k
其中：
- P_base：当前采样率下的 ADC 功耗
- f_new / f_base：采样率变化倍数
- k：功耗指数，SAR ADC 取 0.9~1.1，Σ-Δ ADC 取 0.95~1.05举个例子：
- 当前 100 kHz，ADC 功耗 500 μA
- 想提到 500 kHz，变化倍数为 5
- k 取 1.0（保守估计）
- P_new = 500 × 5^1.0 = 2500 μA
但别忘了加上系统连锁反应。我一般会在结果上再乘一个 1.2~1.5 的系统系数。
4.7 避坑指南：我曾经踩过的坑
我曾经在一个可穿戴项目中，把 ADC 采样率从 200 Hz 提到 1 kHz，以为功耗只涨 5 倍。结果电池续航从 48 小时掉到 6 小时。
查了半天，发现三个问题：
- ADC 时钟来自 PLL，PLL 为了稳定输出，被迫提高了工作频率
- DMA 传输次数增加，总线仲裁频繁，CPU 被频繁打断
- 数据量大了以后，SPI 总线速率不够，被迫提高 SPI 时钟，又带动了 GPIO 翻转功耗
最后我把采样率降到 500 Hz，用硬件均值滤波代替软件处理，续航回到 30 小时。这个教训让我明白：采样率不是越高越好，够用就行。
4.8 本章小结
采样率与功耗的关系，说白了就是：你每多采一个点，就要多付一份电费。
SAR ADC 的功耗倍增系数在 1.85×~2.15× 之间，Σ-Δ ADC 接近 2×，但系统总功耗可能冲到 3×。设计时一定要把时钟树、DMA、CPU 唤醒这些“隐形杀手”算进去。
嗯，记住一句话：采样率是功耗的放大器，用多少采多少，别贪心。