DSI 时序与电气特性：时钟、数据与功耗的博弈

DSI 接口，说白了就是一条高速串行公路。时钟是同步信号，数据通道是车道，差分信号是防干扰的护栏。这一章我们聊聊这些底层参数怎么算、怎么调、怎么省电。

我刚开始接触 DSI 时，总觉得时序是芯片厂商的事。直到有一次调试屏幕闪烁，查了三天才发现是 Lane 速率算错了。嗯，从那以后我再也不敢跳过这些基础计算了。

DSI 时钟与数据通道

DSI 物理层由一条时钟 Lane 和一到四条数据 Lane 组成。时钟 Lane 提供同步基准，数据 Lane 传输像素和指令。

• 时钟 Lane (CLK+)：差分对，始终以 DDR（双倍数据速率）模式运行。每个时钟周期传输两个 bit。
• 数据 Lane (D0+, D0- … D3+, D3-)：差分对，支持双向传输（仅 Lane 0 可用于总线转向）。

为什么 Lane 0 特殊？因为低功耗模式下的总线控制权切换，必须通过 Lane 0 完成。我见过有人把 Lane 0 当普通数据 Lane 用，结果进入 LP 模式后总线死锁——教训深刻。

差分信号与眼图

DSI 使用低压差分信号（LVDS），电压摆幅约 200mV。两根线互为参考，抗共模干扰能力很强。

眼图是衡量信号质量的直观工具。示波器捕获大量 bit 后叠加显示，形成类似眼睛的图案。

眼图参数	含义	典型要求
眼高	信号幅度裕量	> 100mV
眼宽	采样窗口宽度	> 0.4 UI
抖动	边沿位置偏差	< 0.2 UI

我在项目中遇到过眼图闭合的情况。排查下来，是 PCB 走线等长没做好，时钟和数据 Lane 的延迟差超过了 200ps。调整走线后，眼图瞬间打开。

DSI Lane 速率计算

这是驱动开发中最容易出错的地方。速率算低了，屏幕刷新率不够；算高了，信号完整性崩盘。

计算公式其实很简单：

Lane Rate (Mbps) = (H_Active + HFP + HBP + H_Sync) × (V_Active + VFP + VBP + V_Sync) × FPS × BPP / Lane_Count

其中 BPP（Bits Per Pixel）取决于色彩深度：

• RGB565：16 bpp
• RGB666：18 bpp（实际传输 24 bit，低 2 bit 填充）
• RGB888：24 bpp

举个例子，一块 1080p 屏幕，60fps，RGB888，4 Lane：

H_total = 1920 + 40 + 220 + 10 = 2190
V_total = 1080 + 20 + 30 + 4 = 1134
Pixel_Clock = 2190 × 1134 × 60 ≈ 149 MHz
Lane_Rate = 149 × 24 / 4 ≈ 894 Mbps

实际选型时，我会留 10%-15% 的裕量。894 Mbps 的算力需求，我会选 1 Gbps 的 PHY。

DSI 功耗管理

DSI 的功耗管理核心在于状态切换。DSI 定义了两种主要模式：

• 高速模式 (HS)：差分信号，低电压，高带宽，功耗约 10-50 mW/Lane。
• 低功耗模式 (LP)：单端信号，高电压（1.2V），低带宽，功耗约 1-5 mW/Lane。

状态切换的时序很关键。从 LP 进入 HS 需要先发送 LP-11 → LP-01 → LP-00 → HS-0 序列，整个过程约 100-200 ns。

我优化过一个车载显示器的功耗。屏幕在静态画面时，把数据 Lane 切回 LP 模式，只保留时钟 Lane 在 HS。功耗从 120 mW 降到 30 mW。你想想看，车载电池能省一点是一点。

DSI 时序与电气特性知识图谱

下面这张图梳理了本章的核心逻辑：从物理层到速率计算，再到功耗管理，环环相扣。

这张图把本章的知识点串起来了。你从上往下看，先理解物理层结构，再掌握信号质量分析方法，然后学会速率计算，最后用功耗管理收尾。每一步都是下一步的基础。