3、SPI硬件设计要点：信号完整性基础、上拉/下拉电阻选择、PCB走线长度匹配、多从设备菊花链与星型拓扑
硬件设计这东西，说白了就是细节堆出来的。SPI虽然协议简单，但到了高速或者长距离传输时，信号完整性问题会让你抓狂。我这些年调试过的SPI故障，少说也有几十例，其中一半以上都是硬件设计埋下的坑。
这一章咱们就聊聊SPI硬件设计的几个关键点。嗯，都是实战中容易踩雷的地方。
3.1 信号完整性基础：你看到的方波其实不是方波
很多人以为SPI线上传输的是完美的方波。其实不是。真实世界里的信号，上升沿和下降沿都有斜率，还会有过冲、振铃、回勾。为什么会这样？因为PCB走线有寄生电容和寄生电感，芯片引脚也有输入电容。
信号完整性核心指标：
- 上升时间（Tr）：信号从20%到80%幅值的时间，SPI一般要求Tr < 0.5×时钟周期
- 过冲（Overshoot）：超过VCC的尖峰，超过芯片耐压值会烧IO口
- 振铃（Ringing）：信号跳变后的衰减振荡，会导致误采样
- 回勾（Hysteresis）：信号在阈值附近来回穿越，造成时钟抖动
我记得有一次调试一块板子，SPI时钟频率只有4MHz，但MISO线上数据总是随机出错。用示波器一看，好家伙，时钟信号上升沿上有个明显的回勾，刚好卡在从设备采样窗口里。后来加了个22Ω的串联电阻，问题就解决了。
我的习惯做法：SPI时钟线（SCLK）和数据线（MOSI/MISO）上各串一个22Ω~33Ω的电阻，靠近主控端放置。这个电阻能抑制过冲，又不至于让信号太慢。具体阻值根据驱动能力和走线长度调整，一般先试22Ω。
3.2 上拉/下拉电阻选择：别让浮空引脚害了你
SPI总线上哪些引脚需要上拉或下拉？这个问题我见过太多人搞混了。
| 信号线 | 是否需要上拉/下拉 | 推荐阻值 | 说明 |
|---|---|---|---|
| SCLK（时钟） | 建议下拉（4.7kΩ~10kΩ） | 4.7kΩ | 防止主控未初始化时时钟浮空，从设备误触发 |
| MOSI（主出从入） | 建议上拉或下拉（取决于空闲电平） | 10kΩ | 避免浮空时从设备收到随机数据 |
| MISO（主入从出） | 一般不需要 | — | 从设备输出，不通信时为高阻态，需配合片选 |
| CS/SS（片选） | 必须上拉（4.7kΩ~10kΩ） | 4.7kΩ | 防止片选浮空导致多个从设备同时响应 |
我曾经踩过的坑：有一款从设备芯片，CS引脚内部没有上拉，我忘了加外部上拉电阻。结果主控上电瞬间，CS引脚电平不确定，从设备误以为被选中，MISO线上出现冲突电流，直接把主控的MISO引脚烧了。从那以后，我所有SPI设计的CS引脚必加4.7kΩ上拉，哪怕芯片手册说内部有上拉，我也会加一个外部保险。
上拉电阻的取值也有讲究。阻值太小（比如1kΩ），灌电流太大，低电平拉不下去；阻值太大（比如100kΩ），抗干扰能力差，容易被耦合噪声拉低。我个人习惯用4.7kΩ~10kΩ，这个范围在大多数场景下都合适。
3.3 PCB走线长度匹配：等长不是玄学
SPI走线长度匹配，很多人觉得只有高速信号才需要。其实不然。当SPI时钟频率超过10MHz，或者走线长度超过10cm时，走线长度差就会开始影响时序。
核心原则很简单：SCLK、MOSI、MISO这三根线的走线长度尽量相等。为什么？因为信号在PCB上的传播速度大约是15cm/ns（FR4板材）。如果SCLK走线比MOSI长5cm，那时钟信号就比数据信号晚到约0.33ns。这个延迟在低速时无所谓，但到了20MHz以上，一个时钟周期才50ns，0.33ns的偏差已经不能忽略了。
走线长度匹配的工程建议：
- 时钟频率 < 1MHz：长度差控制在±5cm以内即可
- 时钟频率 1MHz~10MHz：长度差控制在±2cm以内
- 时钟频率 10MHz~40MHz：长度差控制在±5mm以内
- 时钟频率 > 40MHz：建议做等长走线，误差±1mm
嗯，这里要注意一点：CS片选线不需要严格等长。因为CS信号是先建立再传输数据的，只要CS比第一个时钟沿早到几个纳秒就行。我一般把CS走线做得比数据线短一些，保证它先稳定。
3.4 多从设备拓扑：菊花链 vs 星型
当系统里有多个SPI从设备时，拓扑结构的选择直接影响信号质量。两种主流方案：菊花链（Daisy Chain）和星型（Star，也叫独立片选）。
先看一张对比图，直观感受一下两者的区别：
3.4.1 菊花链拓扑
菊花链的特点是：所有从设备共用SCLK和MOSI，但MISO是串联的。数据从主控发出，经过从设备1、从设备2……最后回到主控。每个从设备在接收到数据后，会把自身数据插入到数据流中再转发出去。
优点很明显：节省IO口，只需要一个CS片选。缺点也很致命：延迟累加，而且任何一个从设备出问题，整条链都通信不了。
菊花链适用场景：我一般在ADC采集链或者LED驱动芯片上用菊花链。比如用SPI控制8个LED驱动芯片，每个芯片只需要接收数据，不需要回传，菊花链就很合适。但如果从设备需要双向通信，我建议慎用菊花链。
3.4.2 星型拓扑
星型拓扑就是每个从设备有独立的CS片选线，SCLK、MOSI、MISO三根线并联到所有从设备。主控通过拉低某个从设备的CS来选中它，其他从设备的MISO处于高阻态。
这种拓扑的优点是：每个从设备独立工作，互不影响。故障隔离性好，一个设备坏了不会影响其他设备。缺点是需要多个CS引脚，主控IO口不够时得用GPIO扩展芯片。
星型拓扑的坑：所有从设备的MISO线是并联在一起的。如果某个从设备在未选中时MISO不是高阻态，就会和当前选中的从设备发生总线冲突。我遇到过一款国产传感器芯片，手册上说MISO在CS高电平时是高阻，实际测试发现它会有微弱漏电流，导致MISO线上电平被拉偏。解决办法是在MISO线上加一个4.7kΩ上拉电阻，把空闲电平固定住。
3.5 实战总结：SPI硬件设计检查清单
最后，我把自己这些年总结的SPI硬件设计检查清单分享出来。每次画完PCB，我都会对着这个清单过一遍，能省不少调试时间。
| 检查项 | 要求 | 常见问题 |
|---|---|---|
| CS片选上拉 | 4.7kΩ~10kΩ上拉到VCC | 上电瞬间CS浮空，多设备同时响应 |
| 串联电阻 | SCLK/MOSI/MISO各串22Ω~33Ω | 信号过冲导致芯片IO口损坏 |
| 走线长度匹配 | SCLK/MOSI/MISO等长，误差±5mm（10MHz以上） | 时钟与数据相位差导致采样错误 |
| MISO高阻态 | 未选中从设备MISO必须为高阻 | 总线冲突，数据错乱 |
| 地平面完整性 | SPI走线下方有完整地平面 | 信号回流路径不连续，EMI超标 |
| 去耦电容 | 每个SPI器件附近放0.1μF+10μF | 电源噪声耦合到信号线上 |
| 拓扑选择 | 从设备≤3个用菊花链，＞3个用星型 | 菊花链过长导致信号衰减 |