一、漏电流基础：MOSFET亚阈值漏电原理、PN结反向漏电、栅极漏电机制、温度对漏电流的影响

各位做嵌入式硬件的朋友，咱们今天聊聊漏电流。说实话，这玩意儿在低功耗设计里是个绕不开的坎儿。我早年做一款电池供电的物联网终端，整机休眠电流怎么都压不下去，最后发现是MCU的I/O口漏电在作怪。从那以后，我对漏电流的每一个细节都不敢马虎。

漏电流说白了就是“不该流过去的电流”。理想情况下，MOSFET关断时应该完全截止，PN结反向偏置时应该没有电流。但现实世界哪有那么完美？半导体物理决定了这些“不该流”的电流一定会存在，只是大小不同而已。

1.1 MOSFET亚阈值漏电原理

先讲亚阈值漏电。这是CMOS工艺中最主要的静态漏电来源。你想想看，当栅极电压V_GS低于阈值电压V_TH时，理论上管子应该关断。但实际上，沟道里仍然存在一个微弱的电流——这就是亚阈值电流。

为什么会这样？因为载流子的扩散运动不会因为栅压低于阈值就瞬间停止。我记得刚入行时，总觉得“关断=没电流”，后来看了一个65nm工艺的漏电数据才明白，亚阈值电流在深亚微米工艺下可以占到总功耗的40%以上。

亚阈值电流的表达式大致是这样的：

I_sub = I_0 × exp((V_GS - V_TH) / (n × V_T)) × [1 - exp(-V_DS / V_T)]

其中：

• I_0 — 与工艺相关的本征电流
• n — 亚阈值斜率因子，通常1.0~1.5
• V_T — 热电压，室温下约26mV
• V_DS — 漏源电压

这里有个关键参数叫亚阈值摆幅（SS），它表示漏电流变化10倍所需的栅压变化量。理想值是60mV/decade，但实际工艺中通常在70~100mV/decade。SS越小，说明管子关断特性越好。

1.2 PN结反向漏电

PN结反向漏电，这个在I/O口和电源域隔离时特别常见。当PN结加反向偏压时，理论上只有极小的漂移电流。但实际中，反向漏电主要由两部分组成：

• 扩散电流 — 少数载流子在反向偏压下的扩散运动
• 产生电流 — 耗尽区内热激发产生的电子-空穴对

我做过一个项目，MCU进入深度休眠后，某个未使用的GPIO配置成高阻输入，结果漏了十几微安。查了半天，发现是片内ESD保护二极管的PN结反向漏电。那个二极管在3.3V偏压下，反向漏电典型值就有5μA。

PN结反向漏电的温度敏感性极高。温度每升高10°C，漏电流大约翻一倍。这个后面会细说。

1.3 栅极漏电机制

栅极漏电在早期工艺中几乎可以忽略，但到了90nm以下，栅氧化层越来越薄，直接隧穿电流就成了大问题。我记得第一次看到45nm工艺的栅漏电数据时，吓了一跳——栅极漏电密度可以达到1A/cm²的量级。

栅极漏电主要有两种机制：

• Fowler-Nordheim隧穿 — 高电场下电子穿过氧化层势垒
• 直接隧穿 — 氧化层极薄时，电子直接“穿墙而过”

对于MCU来说，栅极漏电在I/O缓冲器和内部逻辑中都会存在。特别是那些一直保持高电平的节点，栅极漏电会持续消耗电流。我做过一个测试，某款28nm工艺的MCU，仅栅极漏电一项就占了总静态功耗的15%。

1.4 温度对漏电流的影响

温度是漏电流的放大器。这个效应在低功耗设计中必须认真对待。我习惯用“每10°C翻倍”这个经验法则来估算温度对漏电的影响，虽然不同漏电机制的温度系数略有差异。

具体来说：

• 亚阈值漏电 — 温度每升高10°C，漏电流增加约2~3倍
• PN结反向漏电 — 温度每升高10°C，漏电流增加约1.5~2倍
• 栅极漏电 — 温度敏感性相对较低，但高温下也会显著增加

为什么温度影响这么大？因为载流子的本征浓度n_i随温度呈指数增长。n_i ∝ T^3/2 × exp(-E_g/2kT)，这个指数项决定了漏电流对温度极度敏感。

我做过一个实际测试：某款MCU在25°C时休眠电流为2.1μA，到了85°C时飙升到38.7μA，增加了18倍。如果产品需要工作在户外或工业环境，这个差异必须提前算进去。

知识体系总览

下面这张图把本章的漏电流知识框架梳理了一下，方便你对照理解：