3. 时钟系统优化：时钟源选择与配置对功耗的影响
时钟系统，说白了就是MCU的“心跳”。心跳越快，功耗越高；心跳越慢，功耗越低。但你不能一味地降速，因为性能也会跟着掉。这里面的平衡，才是低功耗设计的核心。
我做了这么多年硬件，见过太多工程师一上来就开PLL，跑最高主频。结果电池没撑两天就挂了。其实很多时候，根本不需要那么高的频率。选对时钟源，比什么都重要。
3.1 四大时钟源：HSI、HSE、LSI、LSE
MCU内部通常有四个时钟源。它们各有各的脾气，功耗差异也很大。我习惯把它们分成两组：高速组和低速组。
| 时钟源 | 典型频率 | 典型功耗 | 启动时间 | 精度 |
|---|---|---|---|---|
| HSI (高速内部) | 8/16 MHz | ~1-2 mA | 几μs | ±1% ~ ±2% |
| HSE (高速外部) | 4-25 MHz | ~0.5-1.5 mA (不含晶振) | 几ms | ±50 ppm |
| LSI (低速内部) | 32/40 kHz | ~几百nA | 几十μs | ±5% ~ ±10% |
| LSE (低速外部) | 32.768 kHz | ~几百nA (不含晶振) | 几秒 | ±5 ppm |
看到这个表，你可能会想：HSI功耗最高，那就不用它呗。别急，事情没那么简单。
3.2 时钟源选择的实战策略
HSI： 启动最快，精度尚可。我一般在系统刚上电、还没初始化外部晶振的时候用。或者在一些对时序要求不高的场合，比如LED闪烁、按键扫描。但要注意，HSI受温度影响比较大。我在一个户外项目中吃过亏，夏天和冬天的频率能差2%，差点导致串口通信乱码。
HSE： 精度高，功耗比HSI低。需要稳定时钟的场合，比如USB、CAN、以太网，必须用HSE。但启动慢，而且需要两个外部引脚和两个电容。PCB布局要小心，晶振附近不要走高速信号线。
LSI： 独立看门狗（IWDG）的标配。功耗极低，但精度很差。我见过有人用LSI做RTC，结果一天能差几分钟。嗯，这显然不合适。
LSE： RTC的黄金搭档。32.768 kHz，分频后正好是1秒。精度极高，功耗极低。但启动时间长得离谱，有时候要等好几秒。所以系统上电后，不要急着读RTC，先等它稳定。
核心原则： 能用低速，不用高速；能用内部，不用外部；能关则关。
3.3 时钟分频与门控：精细化管理
选好时钟源只是第一步。怎么把时钟分配给各个外设，才是真正的技术活。
分频： 说白了就是降速。系统时钟（SYSCLK）可以分频得到AHB总线时钟、APB1/APB2总线时钟。每个外设还可以有自己的分频器。
我举个例子。你有一个UART，只需要115200 bps。那它的时钟源完全可以用一个低速的APB时钟，没必要跟着主频跑。把APB分频设大一点，功耗就降下来了。
// 以STM32为例，配置APB1分频
RCC->CFGR |= RCC_CFGR_PPRE1_DIV4; // APB1 = HCLK / 4
// 这样APB1上的UART、I2C、SPI等外设，时钟频率就降低了门控： 这是MCU低功耗的杀手锏。每个外设的时钟都可以独立开关。用的时候打开，不用的时候立刻关掉。
我曾经在一个项目中，把所有外设的时钟都默认关闭。哪个外设要工作，才临时打开。做完之后，整体功耗降了30%。
我的习惯： 在初始化函数末尾，加上一行关闭所有外设时钟的代码。然后每个外设驱动里，自己管自己的时钟。这样不会遗漏。
// 关闭所有外设时钟（示例）
RCC->APB1ENR = 0;
RCC->APB2ENR = 0;
RCC->AHBENR = 0;
// 使用UART时再打开
RCC->APB1ENR |= RCC_APB1ENR_USART2EN;
// ... 配置和使用UART ...
// 用完关闭
RCC->APB1ENR &= ~RCC_APB1ENR_USART2EN;3.4 PLL配置：性能与功耗的博弈
PLL（锁相环）可以把低频时钟倍频到高频。比如把8 MHz的HSE倍频到72 MHz甚至更高。但PLL本身也是耗电大户。
我做过一个对比测试：同样跑72 MHz，用HSE直接跑（如果MCU支持）比用PLL倍频，功耗能低10-15%。但大多数MCU不支持HSE直接跑到72 MHz，所以PLL是绕不开的。
配置PLL时，有几个关键参数：
- 输入频率： 一般在1-25 MHz之间。太低或太高，PLL可能锁不住。
- 倍频系数（N）： 越大，输出频率越高，功耗也越高。
- 分频系数（M、P、Q）： 用于调整输出频率。
我的建议是：不要追求极限频率。比如MCU最高支持72 MHz，你跑64 MHz，功耗能降不少，性能损失却很小。你想想看，你的应用真的需要那8 MHz吗？
我曾经踩过的坑： 在一个电池供电的产品中，为了追求性能，把PLL输出设到了最高。结果系统在高温下频繁死机。后来发现是PLL在高温下稳定性下降，加上电源噪声，导致时钟抖动过大。降频到80%后，问题解决，功耗还降了20%。
3.5 时钟系统优化流程图
下面这张图，是我自己总结的时钟系统优化决策流程。每次做新项目，我都会走一遍这个流程。
3.6 实战中的避坑指南
最后，分享几个我亲身经历过的教训：
- 不要迷信数据手册上的最低功耗： 那通常是在所有外设都关闭、时钟最慢的情况下测的。实际项目中，你很难达到那个值。
- 注意时钟切换的瞬态： 从HSI切换到HSE时，如果HSE还没稳定，系统可能会跑飞。一定要等HSE就绪标志位置位后再切换。
- 门控时钟要彻底： 有些外设虽然时钟关了，但引脚还开着，会有漏电流。最好把不用的引脚也配置成模拟模式或下拉。
- PLL的VCO频率： 不同MCU的VCO范围不同。超出范围，PLL可能锁不住，或者功耗剧增。配置前一定要查手册。
一个小技巧： 在调试阶段，可以用一个GPIO输出时钟信号，用示波器看看实际频率对不对。我经常这么干，能发现很多配置上的错误。
时钟系统优化，说白了就是“够用就好”。别为了那一点性能提升，牺牲了整机的续航。你想想看，用户是更在意那1%的性能提升，还是更在意电池能用多久？