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RISC-V软核架构设计与FPGA时序约束实战

共计 30 章节
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01
RISC-V前世今生
RISC-V指令集架构概述 · RISC-V与其他架构（ARM · x86）对比
RISC-V前世今生
02
软核架构设计基础
什么是软核 · 软核与硬核的区别 · RISC-V软核的典型架构（单周期
软核架构设计基础什么是软核
03
开发环境搭建
Vivado/Quartus安装与配… · RISC-V GCC工具链搭建 · 仿真工具（VCS/Modelsim）…
开发环境搭建Vivado/Quart…
04
RISC-V基础指令集（RV32I）
算术运算指令 · 逻辑运算指令 · 移位指令
RISC-VRV32I
05
处理器微架构设计（一）
取指阶段（IF）设计 · 指令存储器接口 · PC更新逻辑
处理器微架构设计IF
06
处理器微架构设计（二）
译码阶段（ID）设计 · 指令译码逻辑 · 寄存器文件读写
处理器微架构设计ID
07
处理器微架构设计（三）
执行阶段（EX）设计 · ALU设计 · 分支条件判断
处理器微架构设计EX
08
处理器微架构设计（四）
访存阶段（MEM）设计 · 数据存储器接口 · 加载/存储指令处理
处理器微架构设计MEM
09
处理器微架构设计（五）
写回阶段（WB）设计 · 结果选择逻辑 · 寄存器写回控制
处理器微架构设计WB
10
流水线冒险与解决
结构冒险 · 数据冒险（RAW/WAR/WAW） · 控制冒险
流水线冒险解决
11
RISC-V特权架构与CSR
机器模式（M-mode） · 用户模式（U-mode） · 控制状态寄存器（CSR）访问
RISC-VCSR
12
总线接口与SoC集成
AXI4-Lite总线协议基础 · RISC-V软核的AXI封装 · SoC系统集成示例（GPIO
SoC总线接口
13
存储器子系统设计
指令缓存（I-Cache）设计 · 数据缓存（D-Cache）设计 · 写缓冲与写合并
存储器子系统设计I-Cache
14
中断控制器设计
PLIC（平台级中断控制器）架构 · 中断优先级管理 · 中断向量表
断控制器设计PLIC
15
调试接口设计
JTAG调试协议基础 · RISC-V调试规范（Debug S… · 硬件断点与观察点
调试接口设计JTAG
16
FPGA时序约束基础
时序分析基本概念（建立时间 · 保持时间 · 时钟偏斜）
FPGA时序约束基础
17
时钟约束实战
create_clock命令详解 · 生成时钟（Generated Clo… · 虚拟时钟（Virtual Clock…
时钟约束实战create
18
输入输出延迟约束
set_input_delay/se… · 系统同步与源同步接口约束 · DDR接口约束技巧
输入输出延迟约束set
19
时序例外约束
set_false_path应用场景 · set_multicycle_pat… · set_max_delay/set_…
时序例外约束set
20
时序约束综合优化
综合策略选择（Area/Perfor… · 寄存器重定时（Retiming） · 逻辑复制与扇出优化
时序约束综合优化Area/Perfor
21
时序收敛实战技巧
关键路径分析 · 流水线插入 · 并行化处理
时序收敛实战技巧关键路径分析
22
跨时钟域同步设计
单比特同步器（两级触发器） · 多比特同步（FIFO/握手） · 格雷码与异步FIFO设计
跨时钟域同步设计单比特同步器
23
静态时序分析（STA）报告解读
建立时间分析报告 · 保持时间分析报告 · 时钟偏斜分析
STA静态时序分析
24
功耗分析与优化
动态功耗与静态功耗 · 翻转率与负载电容 · 门控时钟技术
功耗分析优化
25
面积优化技术
资源共享 · 逻辑复用 · 状态机编码优化
面积优化技术资源共享
26
RISC-V软核性能评估
Dhrystone基准测试 · CoreMark基准测试 · 性能计数器设计
RISC-V软核性能评估
27
RISC-V软核功能验证
UVM验证方法学基础 · 指令级随机测试 · 形式化验证入门
RISC-V软核功能验证
28
FPGA原型验证
FPGA开发板选型 · 比特流生成与下载 · 片上调试（ChipScope/Sig…
FPGA原型验证
29
RISC-V软核在AI加速中的应用
向量扩展指令集（V扩展）基础 · 矩阵乘法加速器设计 · 卷积神经网络推理部署
RISC-VAI
30
课程总结与项目实战
完整RISC-V SoC设计流程回顾 · 综合项目（RISC-V MCU设计） · 常见问题与解决方案
课程总结项目实战