CPU性能调优：从架构特性到多核调度

CPU调优这事儿，说白了就是让芯片干活更快、更省、更稳。我做了十几年嵌入式，见过太多“代码写得挺好，一上硬件就卡成PPT”的案例。其实很多时候，问题出在你对CPU的理解不够深。

这一章，咱们就聊聊CPU架构特性、指令集优化、流水线与分支预测，还有多核调度策略。嗯，都是实战中绕不开的硬骨头。

CPU架构特性：你得知道你的“芯”在想什么

不同CPU架构，脾气秉性完全不同。ARM、RISC-V、x86，各有各的玩法。我个人习惯，拿到一个新平台，第一件事不是写代码，而是翻架构参考手册。你想想看，连CPU的缓存层级、写策略、内存屏障指令都不清楚，怎么调优？

架构特性	影响点	我踩过的坑
缓存层级（L1/L2/L3）	数据访问延迟、命中率	某次视频编解码项目，L1 miss率高达30%，一查是数据结构没对齐
写策略（写回/写通）	总线带宽、一致性开销	多核共享变量用写通策略，性能直接腰斩
内存屏障指令	多核数据可见性	不加DMB指令，两个核互相等对方数据，死锁了三天
SIMD宽度	并行数据处理能力	NEON指令用好了，FFT提速4倍

指令集优化：让CPU少干“废话”

指令集优化，不是让你手写汇编，而是让你理解编译器在干什么。我曾经在一个音频处理项目里，发现同样的C代码，GCC和ARMCC编译出来的性能差了20%。为什么？因为编译器对特定指令集的支持程度不同。

常用优化手段

• 使用内建函数（Intrinsics）：比如ARM的__SMLAD()，一条指令完成乘加操作，比C循环快得多。
• 避免除法：除法指令通常需要几十个周期。能用移位就用移位，能用查表就用查表。
• 循环展开：减少分支开销，但别展开太多，小心指令缓存爆炸。
• 数据预取：用__pld()提前把数据拉到缓存，减少等待。

// 例子：用NEON内建函数加速像素处理
#include <arm_neon.h>

void process_pixels(uint8_t *src, uint8_t *dst, int len) {
    int i;
    for (i = 0; i < len; i += 16) {
        uint8x16_t pixels = vld1q_u8(&src[i]);
        // 做某种运算
        uint8x16_t result = vqadd_u8(pixels, vdupq_n_u8(10));
        vst1q_u8(&dst[i], result);
    }
}

流水线与分支预测优化：别让CPU“猜错”

现代CPU都是深度流水线，一条指令还没执行完，下一条已经进来了。但一旦遇到分支（if-else、循环），CPU就得猜。猜对了，皆大欢喜；猜错了，流水线清空，十几个周期白费。

我记得有一次做网络协议栈，一个if (unlikely(packet->type == CONTROL))的判断，因为没加likely()，分支预测错误率高达15%。加上之后，吞吐量提升了8%。

优化策略

• 使用likely()/unlikely()：告诉编译器哪个分支更常见，让它生成更优的预测代码。
• 减少分支深度：嵌套超过3层的if-else，预测准确率会急剧下降。
• 用查表代替分支：比如状态机跳转，用函数指针数组比switch-case快。
• 循环展开：减少循环次数，也就减少了分支次数。

// 例子：用likely/unlikely优化
if (likely(packet->len > 0)) {
    process_data(packet);
} else {
    handle_error(packet);  // 很少执行
}

多核调度策略：别让核闲着，也别让核打架

多核调度的核心就两件事：负载均衡和缓存亲和性。我见过一个项目，8个核只用了1个，其他7个在围观。也见过另一个项目，两个核抢同一把锁，性能比单核还差。

调度策略对比

策略	适用场景	风险
静态绑定（CPU Affinity）	实时任务、缓存敏感任务	负载不均，某个核可能过载
动态负载均衡	通用计算、批处理	任务迁移导致缓存失效
中断负载均衡	高I/O场景	中断分布不均，某个核被打爆
任务窃取（Work Stealing）	并行计算框架	实现复杂，调度开销大

实战建议

• 关键任务绑定专用核：比如中断处理、实时控制，用pthread_setaffinity_np()固定到某个核。
• 避免核间共享数据：用本地存储（Thread Local Storage）代替全局变量。
• 使用无锁数据结构：比如atomic操作、读写锁，减少锁竞争。
• 监控调度延迟：用perf sched或trace-cmd看任务切换频率，如果太高，说明调度粒度太细。

知识体系：CPU性能调优全景图

下面这张图，是我自己总结的CPU性能调优框架。从架构特性出发，到指令集、流水线、多核调度，层层递进。你调优的时候，可以按这个顺序排查。

避坑指南：我踩过的那些坑

• 坑1：盲目使用-O3。有一次我用-O3编译，结果代码跑飞了。后来发现是编译器做了激进的循环优化，破坏了时序。嗯，关键代码还是得手动控制优化等级。
• 坑2：忽略缓存行对齐。多核共享一个结构体，两个成员刚好跨缓存行，结果每次修改都触发缓存一致性协议，性能惨不忍睹。解决办法：用__attribute__((aligned(64)))。
• 坑3：中断负载不均。所有中断都跑到CPU0上，CPU0忙死，其他核闲死。后来用irqbalance或手动设置/proc/irq/*/smp_affinity才解决。
• 坑4：分支预测失败。一个状态机用switch-case实现，状态转移完全随机。后来改成函数指针数组，性能提升30%。