第二章：时序核心参数——SCL时钟频率、上升/下降时间、数据建立/保持时间

各位做嵌入式或FPGA开发的同行，大家好。我是你们这堂课的主讲。

上一章我们聊了I2C协议的基本框架，从物理层到协议层都过了一遍。今天这一章，咱们要深入I2C的“心脏”——时序参数。

说白了，I2C通信能不能跑起来，跑得稳不稳，全看这些时间参数对不对。我见过太多工程师，代码逻辑写得天衣无缝，结果板子一焊好，通信就是时断时续。最后拿示波器一抓，发现是时序违规了。

嗯，今天我们就来把这些“坑”一个一个填平。

2.1 SCL时钟频率：标准模式与快速模式

I2C的时钟频率，是决定总线通信速度的核心指标。标准模式（Standard Mode）是100kHz，快速模式（Fast Mode）是400kHz。这是最常用的两种模式。

你可能会问：“为什么不能跑得更快？”

其实，I2C总线是开漏结构，靠上拉电阻把电平拉高。频率一高，信号上升时间跟不上，波形就会变形。我在一个项目中就吃过这个亏——想把400kHz的传感器挂到长线上，结果波形圆得像正弦波，数据全错。

模式	最大SCL频率	典型应用场景
标准模式	100 kHz	低速传感器、EEPROM、温度芯片
快速模式	400 kHz	ADC/DAC、加速度计、显示驱动
快速模式+	1 MHz	高性能存储、摄像头模块
高速模式	3.4 MHz	多主设备、大数据量传输

我个人习惯，在设计初期先看从设备数据手册，确认它支持哪种模式。然后根据总线长度和负载电容，估算实际能跑多快。别盲目追求高频，稳定才是第一位的。

2.2 上升时间与下降时间：波形质量的“照妖镜”

上升时间（t_r）和下降时间（t_f），是衡量信号边沿陡峭程度的参数。

• 上升时间：信号从0.3V_DD上升到0.7V_DD所需的时间。
• 下降时间：信号从0.7V_DD下降到0.3V_DD所需的时间。

为什么这两个参数重要？因为I2C是开漏输出，SCL和SDA的上升沿完全靠上拉电阻充电。如果总线电容太大，上升时间就会变长，导致信号在逻辑阈值附近“晃悠”，造成误判。

快速模式下，上升时间要求更严格——最大300ns。这意味着上拉电阻要选得更小，或者总线电容要控制得更低。

参数	标准模式 (100kHz)	快速模式 (400kHz)
最大上升时间 (tr)	1000 ns	300 ns
最大下降时间 (tf)	300 ns	300 ns
典型上拉电阻	4.7kΩ ~ 10kΩ	1.5kΩ ~ 4.7kΩ

你想想看，如果示波器上看到SCL的上升沿像“爬山”一样缓慢，那基本就是上拉电阻太大或者总线电容太高了。

2.3 数据建立时间与保持时间：数据采样的“安全窗口”

这两个参数，是I2C时序中最容易被忽略，但也是最容易出问题的。

• 数据建立时间（t_SU;DAT）：在SCL上升沿（采样沿）到来之前，SDA数据必须保持稳定的最短时间。
• 数据保持时间（t_HD;DAT）：在SCL上升沿之后，SDA数据必须继续保持稳定的最短时间。

说白了，就是给从设备一个“看清楚”数据的时间窗口。如果建立时间不够，从设备可能采到错误的数据；如果保持时间不够，数据可能提前变化，同样导致采样错误。

参数	标准模式	快速模式
数据建立时间 (tSU;DAT)	≥ 250 ns	≥ 100 ns
数据保持时间 (tHD;DAT)	≥ 0 ns	≥ 0 ns

注意，保持时间在标准中写的是“≥ 0 ns”，但这不代表你可以随意。实际上，从设备内部有最小保持时间要求，通常数据手册会给出具体值。我建议你至少留出50~100ns的余量，别卡着极限值设计。

2.4 时序参数之间的“联动关系”

这些参数不是孤立的。SCL频率、上升时间、建立/保持时间，它们之间互相影响。

举个例子：SCL频率越高，每个时钟周期越短。在快速模式下，周期只有2.5μs。如果上升时间占了300ns，那留给数据建立和采样的时间就更少了。所以，高频模式下对信号质量的要求更高。

下面这张图，是我自己总结的I2C时序参数关系图，帮你理清思路。

2.5 实战中的时序检查清单

每次调试I2C，我都会按下面的清单检查一遍。你也试试看。

1. 确认SCL频率：用示波器测量实际SCL频率，看是否与配置一致。
2. 检查上升时间：测量SCL和SDA的上升时间，看是否在规格范围内。
3. 检查下降时间：同样测量下降时间，确保没有过冲或振铃。
4. 验证建立时间：在SCL上升沿前，检查SDA是否已稳定足够长时间。
5. 验证保持时间：在SCL上升沿后，检查SDA是否保持稳定。
6. 评估总线电容：估算或测量总线总电容，确认上拉电阻是否合适。