2. SPI 硬件接口设计：主从设备连接拓扑、多从机片选策略、电平匹配与隔离设计、信号完整性基础
硬件设计这块，说实话，是 SPI 驱动开发里最容易出“玄学问题”的地方。代码写得再漂亮，硬件上信号一塌糊涂，你调三天三夜也找不出原因。我早年就吃过这个亏，所以今天咱们把 SPI 硬件接口的几个关键点掰开揉碎了讲。
2.1 主从设备连接拓扑：一主多从的两种玩法
SPI 总线最经典的拓扑就是“一主多从”。主设备控制时钟，通过片选信号决定跟谁说话。但具体怎么连，有两种主流方式。
2.1.1 独立片选（标准模式）
每个从设备独占一根 CS 线。主设备有多少个 GPIO，就能挂多少个从机。
- 优点：从机之间完全独立，互不干扰。一个从机拉低 MISO 不影响其他从机。
- 缺点：占用 GPIO 多。挂 8 个从机，就得 8 根 CS 线。
- 适用场景：从机数量少（一般 ≤4 个），或者对实时性要求高的场合。
2.1.2 菊花链拓扑
所有从机共用一根 CS 线，数据从主设备发出，经过第一个从机的 DO 口，再进入第二个从机的 DI 口，依次串联。最后一个从机的 DO 接回主设备的 MISO。
- 优点：节省 GPIO，一根 CS 线搞定所有从机。
- 缺点：延迟累加。数据要穿过所有从机才能回来。而且只要中间一个从机掉链子，整条链就断了。
- 适用场景：对速度不敏感、从机数量多但 GPIO 紧缺的场合（比如 LED 驱动芯片串联）。
我的建议：除非你 GPIO 真的不够用，否则老老实实用独立片选。菊花链的调试成本，远比你想象的高。我曾经在一个项目里用菊花链挂了 6 个 ADC，结果信号延迟导致采样时序对不上，最后全改回独立片选了。
2.2 多从机片选策略：别让 CS 信号坑了你
片选信号看似简单，就是拉低选中、拉高释放。但实际项目中，我见过太多因为 CS 处理不当导致的通信失败。
2.2.1 CS 信号的建立时间与保持时间
主设备拉低 CS 后，不能立刻发时钟。从机需要一点时间来“醒过来”。这个时间就是 CS 建立时间（tcss）。同样，传输结束后，时钟停止到 CS 拉高之间，也需要保持时间（tcsh）。
| 参数 | 典型值（以 W25Q64 为例） | 说明 |
|---|---|---|
| tcss（CS 建立时间） | ≥ 5 ns | CS 拉低到第一个时钟上升沿 |
| tcsh（CS 保持时间） | ≥ 5 ns | 最后一个时钟沿到 CS 拉高 |
| tcs（CS 高电平时间） | ≥ 50 ns | 两次传输之间 CS 必须拉高 |
注意：很多 MCU 的 SPI 外设默认不插入 CS 延时。如果你发现通信偶尔成功偶尔失败，先查一下 CS 时序。我曾经在 STM32 上遇到过，SPI 时钟跑到 36 MHz，但 CS 建立时间只有 2 ns，从机根本来不及响应。最后在代码里手动加了一个 NOP 延时才搞定。
2.2.2 多从机片选切换时的“死区”
当你从一个从机切换到另一个从机时，必须保证：
- 先拉高当前从机的 CS。
- 等待至少一个 SPI 时钟周期（让总线恢复到空闲状态）。
- 再拉低目标从机的 CS。
这个“死区”时间不能省。否则可能出现两个从机同时驱动 MISO 的情况，轻则数据错误，重则烧毁引脚。
2.3 电平匹配与隔离设计：3.3V 和 5V 怎么共存？
嵌入式系统里，3.3V 和 5V 器件混用是家常便饭。SPI 信号直接硬接？千万别。我见过有人直接把 5V 的 SPI Flash 接到 3.3V 的 MCU 上，结果 MCU 的引脚被灌电流烧了。
2.3.1 电平转换方案
| 方案 | 优点 | 缺点 | 推荐场景 |
|---|---|---|---|
| 电阻分压 | 成本低，简单 | 信号速率受限，驱动能力弱 | 低速（≤1 MHz），临时测试 |
| MOSFET 双向电平转换 | 支持双向，速率高（可达 100 MHz） | 需要外部上拉电阻 | 标准 SPI 通信（≤50 MHz） |
| 专用电平转换芯片（如 TXB0104） | 集成度高，自动方向检测 | 价格稍高 | 多路信号，高速场景 |
| 光耦隔离 | 完全电气隔离，抗干扰强 | 速率低（一般 ≤10 MHz），功耗大 | 工业现场，需要隔离的场合 |
我的习惯：如果 SPI 时钟在 10 MHz 以下，我倾向于用 MOSFET 分立方案（比如 2N7002），成本低、可靠。超过 10 MHz，我会用 TXB0104 这类专用芯片，省心。
2.3.2 隔离设计：什么时候必须隔离？
不是所有项目都需要隔离。但如果你遇到以下情况，隔离是必须的：
- 电机驱动板卡：大电流启停会产生地弹噪声，不隔离 SPI 通信必乱。
- 医疗设备：患者安全第一，必须隔离高压部分。
- 工业现场总线：长线传输容易引入共模干扰，隔离能切断地环路。
隔离器件我推荐 ADuM3151（ADI 的 iCoupler 系列），支持 4 通道，速率能到 40 MHz，比光耦快得多。
2.4 信号完整性基础：为什么你的 SPI 跑不到理论速度？
很多工程师觉得 SPI 是低速总线，随便布布线就行。其实不然。当 SPI 时钟超过 20 MHz 时，信号完整性问题就开始冒头了。
2.4.1 三大杀手：反射、串扰、地弹
- 反射：信号在传输线上遇到阻抗突变，一部分能量被反射回来，造成信号过冲或振铃。解决办法：控制阻抗匹配，在源端或终端加串联电阻（一般 22Ω~33Ω）。
- 串扰：SCLK 和 MOSI 靠得太近，SCLK 的跳变会耦合到 MOSI 上。解决办法：拉开间距，或者在中间加地线隔离。
- 地弹：多个信号同时跳变时，地电位瞬间波动。解决办法：减少同时跳变的信号数量，增加地引脚数量。
2.4.2 PCB 布局的几条铁律
- SCLK 走线尽量短：时钟是 SPI 的命脉，走线越长，信号质量越差。
- MISO 和 MOSI 不要平行走长线：容易产生串扰。如果必须平行，中间加地线隔离。
- 每个 SPI 信号串联一个 22Ω 电阻：放在源端（靠近主设备引脚），可以有效抑制过冲。
- CS 线不要跟 SCLK 靠太近：CS 的跳变可能干扰时钟。
避坑指南：我曾经在一个项目里，SPI 时钟跑到 48 MHz，PCB 走线长度 10 cm，结果示波器一看，信号振铃幅度达到 1.2V。后来在每个信号线上串了 33Ω 电阻，振铃立刻降到 0.3V 以下。所以，别小看这几个电阻。
2.5 本章知识结构图
下面这张图总结了 SPI 硬件设计的核心脉络，从拓扑选择到信号完整性，一目了然。
2.6 小结
SPI 硬件设计，说白了就是处理好三件事：怎么连（拓扑）、怎么选（片选）、怎么传（信号质量）。这三件事做好了，驱动开发就是水到渠成的事。反过来，硬件上留了坑，你写再多代码也填不平。