📚 课程目录第1章 ARM Cortex-M 架构精讲

1. ARM Cortex-M 架构精讲：寄存器模型、异常处理与中断向量表、存储器映射与MPU、总线架构与流水线

各位同学，咱们今天正式开讲。ARM Cortex-M 系列，说白了就是嵌入式领域的“心脏”。我做了十几年低功耗嵌入式开发，从 M0 到 M7 都用过，每次看手册都能发现新东西。这一章咱们把底层的几个硬核概念掰开揉碎，讲清楚。

Cortex-M 的寄存器模型，比老大哥 ARM7/9 简单太多了。它没有 Banked 寄存器，也没有 CPSR 那种复杂的状态位。你想想看，这对于 RTOS 的上下文切换来说，简直是福音。

核心寄存器就这些：

个人习惯： 我写 RTOS 时，通常把 MSP 留给中断和内核，PSP 给用户任务。这样任务栈溢出时，不会把系统栈冲垮。这个坑我踩过，后来就老实了。

这里有个关键点：R13 到底指向哪个栈？ 由 CONTROL 寄存器的 bit[1] 决定。0 用 MSP，1 用 PSP。中断来了，硬件自动切回 MSP，你不用担心。

Cortex-M 的异常处理，是我见过最优雅的设计之一。它把中断和异常统一管理，从 #1 复位到 #15 系统异常，再到 #16 以后的外设中断，全部放在一张向量表里。

这张表放在哪里？默认在 0x00000000。但你可以通过 SCB->VTOR 寄存器重映射。我在做 Bootloader 时，就经常把向量表搬到 RAM 里，方便动态修改。

    核心流程： 中断响应时，硬件自动完成 8 个字压栈（R0-R3, R12, LR, PC, xPSR），然后从向量表取出 ISR 地址跳转。整个过程不需要软件干预，这叫“硬件自动现场保护”。

异常优先级是这样的：

我曾经踩过的坑： 在 M4 上做低功耗，把 SysTick 优先级设得比某个外设中断还低。结果唤醒时，SysTick 被外设中断堵住，任务调度直接卡死。记住：RTOS 的时钟节拍优先级，一定要高于所有用户中断。

Cortex-M 的 4GB 地址空间，被划分成几个固定的区域。我画个图你就明白了：

MPU 这东西，说白了就是给内存上锁。你可以在 RTOS 里给每个任务分配独立的 MPU 区域，任务 A 访问不了任务 B 的栈。这在安全关键系统里是标配。

我建议： 如果你的芯片有 MPU，别浪费。至少把 Flash 区域设成只读，外设区域设成不可执行。这样即使有缓冲区溢出，攻击者也很难执行任意代码。

Cortex-M 的总线架构，是哈佛结构的变种。指令总线和数据总线分开，可以同时取指和访存。M3/M4 还有独立的系统总线，用来访问外设。

流水线方面，M0/M0+ 是 2 级流水线（取指 + 执行），M3/M4 是 3 级流水线（取指 + 译码 + 执行），M7 更夸张，6 级超标量。流水线越深，频率越高，但分支预测失败的代价也越大。

内核	流水线级数	总线架构	典型频率	低功耗特性
Cortex-M0+	2 级	单总线 (von Neumann)	~48 MHz	极低功耗，适合电池设备
Cortex-M3	3 级	哈佛 (I-Code + D-Code + System)	~120 MHz	平衡功耗与性能
Cortex-M4	3 级	哈佛 + DSP/SIMD	~200 MHz	带 FPU，适合信号处理
Cortex-M7	6 级	哈佛 + 双发射 + 缓存	~400 MHz	高性能，功耗较高

注意： 流水线越深，从低功耗模式唤醒的延迟越大。M0+ 可以在 2-3 个时钟周期内唤醒，M7 可能需要 10 个以上。做低功耗设计时，这个数字很关键。

总线架构还有个细节：位带操作 (Bit-Banding)。M3/M4 在 SRAM 和外设区各有一个 1MB 的位带别名区。你往别名区写一个字，硬件自动转换成对目标地址的位操作。这在操作 GPIO 输出寄存器时特别有用，不用读-改-写，直接写位就行。

    实战技巧： 我在做低功耗传感器节点时，用位带操作来置位唤醒标志。一条指令搞定，比读-改-写省了 3 条指令，也省了电。

好了，这一章的内容就到这里。寄存器模型、异常向量表、MPU 保护、总线流水线，这些是 Cortex-M 的骨架。后面咱们讲 RTOS 移植和驱动开发，全得靠这些底子。你先把这些概念消化掉，后面就顺了。