📚 课程目录第1章低功耗设计概述

1. 低功耗设计概述：为什么低功耗如此重要？功耗的组成（动态、静态、漏电流），摩尔定律与功耗墙

说实话，十年前我做嵌入式开发时，功耗问题还没那么尖锐。那时候大家更关心“能不能跑起来”、“性能够不够”。但现在完全不一样了。

你想想看，一个智能手表，电池就几百毫安时。如果芯片功耗多 10mW，续航可能直接少半天。用户每天充电，谁受得了？

我经历过一个项目，产品原型都做出来了，结果电池撑不过 8 小时。客户直接说：“你们这玩意儿，还不如让我带个充电宝。” 嗯，那之后我们团队把低功耗列为了第一优先级。

低功耗的重要性，说白了体现在三个层面：

核心观点： 低功耗不是“锦上添花”，而是产品能否量产、能否被市场接受的关键约束条件。

要降低功耗，首先得知道功耗从哪来。芯片的功耗，主要分三块：动态功耗、静态功耗 和 漏电流功耗。

我习惯用一个简单的公式来理解：

P_total = P_dynamic + P_static + P_leakage

动态功耗，就是芯片在“干活”时消耗的能量。比如 CPU 在跑代码、数据在总线上传输，这些都会产生动态功耗。

它的计算公式很直观：

P_dynamic = α × C × V² × f

你看，电压 V 是平方关系。所以降电压是降低动态功耗最有效的手段。我在项目中做过测试，电压从 1.2V 降到 1.0V，动态功耗直接降了 30% 以上。当然，降电压不能无限降，得保证电路还能正常工作。

静态功耗，是芯片即使什么都不干，只要通着电就会产生的功耗。它主要来自晶体管的关断漏电流。

以前工艺比较老（比如 0.18μm、0.13μm），静态功耗几乎可以忽略。但现在到了 28nm、16nm、7nm，静态功耗占比越来越高。

我的经验： 在做低功耗设计时，很多人只盯着动态功耗，忽略了静态功耗。我曾经在一个电池供电的传感器节点上，发现待机时功耗比预期高了 2mA，查了半天，原来是某个电源域没关干净，漏电流在作祟。

漏电流功耗，本质上是静态功耗的一种，但更“隐蔽”。它主要包括：

为什么工艺越先进漏电越严重？因为晶体管尺寸缩小，栅氧化层越来越薄，沟道长度越来越短，电子更容易“钻空子”。

我记得在做一个 40nm 工艺的项目时，芯片在 85°C 高温下的漏电流比常温下大了近 10 倍。那会儿我才真正意识到，温度对漏电流的影响是灾难性的。

摩尔定律大家都不陌生：集成电路上可容纳的晶体管数目，大约每 18-24 个月翻一番。过去几十年，这一定律一直推动着芯片性能的提升。

但问题来了：晶体管越来越多，性能越来越强，功耗也跟着暴涨。当功耗密度高到一定程度，散热就成了瓶颈。这就是所谓的功耗墙。

我画了一张图，帮你直观理解这个困境：

为什么会撞上功耗墙？我总结了几点：

频率不能无限提升：频率越高，动态功耗越大。当频率超过某个点，散热就跟不上了。我记得 Intel 在 2004 年左右就遇到了这个问题，当时 Pentium 4 的频率冲到 3.8GHz 后，功耗和发热已经失控了。
漏电流随工艺缩小而增加：前面说了，先进工艺的漏电流问题很严重。这导致即使芯片“闲着”，功耗也不低。
散热成本越来越高：消费电子产品空间有限，不可能装个大风扇或水冷。手机、手表、IoT 设备，基本都是被动散热。

避坑指南： 我曾经在一个项目中，为了追求极致性能，把 CPU 频率调到了最高。结果芯片表面温度在 5 分钟内飙到了 85°C，系统直接过热保护。从那以后，我每次做设计都会先算一下功耗预算，再决定性能目标。

低功耗设计不是单一的技术，而是一个系统工程。我习惯把它分为三个层次：

作为嵌入式系统架构师，我们主要关注系统级和电路级的设计。工艺级的事情，更多是芯片设计公司和代工厂去操心。

但你要知道，系统级的设计对功耗的影响最大。一个好的架构，可能比单纯优化电路多省 50% 的电。这也是为什么这门课会重点讲硬件抽象层和接口开发——因为它们是实现系统级低功耗的关键。

好了，这一章我们聊了：