3. PCB布局布线要点：差分对布线规则、阻抗控制、隔离与屏蔽、电源完整性
各位同学，咱们接着聊。RK平台的网络接口，说白了就是那颗MAC加PHY的组合拳。芯片选好了，原理图画完了，但板子一跑起来就丢包、断连，十有八九是PCB布局布线出了问题。我这些年调过的板子，至少有一半的“疑难杂症”最后都定位到了PCB上。这一章，我就把那些踩过的坑和总结出来的规矩，掰开了跟你们讲讲。
3.1 差分对布线：不只是“等长”那么简单
网络接口用的是差分信号，比如RGMII的TX_CLK、TX_CTL、TXD[3:0]，还有MDI接口的TX±、RX±。很多人觉得差分对嘛，走线等长就行了。嗯，这只是第一步。
核心原则：差分对布线的三大纪律——等长、等距、同层。
3.1.1 等长：误差控制在多少？
对于RGMII接口，时钟频率是125MHz，上升沿时间通常在几百皮秒。我个人的习惯是，同一组内的信号线，长度差控制在±50mil以内。对于MDI接口（百兆或千兆），要求可以放宽到±100mil。
为什么会这么严格？你想想看，信号在FR4板材上的传播速度大约是6in/ns。50mil的偏差，对应的时间差大约是8ps。对于125MHz的时钟，一个周期是8ns，8ps的偏差看似很小，但如果你把整个总线（比如8位数据加控制信号）的偏差累积起来，时序裕量就会被吃掉一大块。
避坑指南：我曾经在一个项目里，为了赶工期，让Layout工程师把RGMII的时钟线和数据线分别走了不同层。结果呢？板子回来死活调不通，眼图一塌糊涂。最后发现，不同层的介质厚度和介电常数有差异，导致等长计算根本不准。从那以后，我要求所有差分对必须走同一层。
3.1.2 等距：间距怎么定？
差分对的耦合靠的是线间距。间距太小，串扰大；间距太大，耦合弱，抗共模干扰能力下降。对于RK平台，我建议差分对内的线间距（S）取线宽（W）的2-3倍。比如线宽5mil，间距就取10-15mil。
这里有个细节：差分对之间的间距。不同差分对之间，间距至少要是线宽的5倍，也就是25mil以上。否则，相邻差分对之间会产生串扰，这在多路网口设计中尤其要小心。
| 参数 | 推荐值 | 说明 |
|---|---|---|
| 差分对线宽（W） | 4-6 mil | 取决于叠层和阻抗目标 |
| 差分对线距（S） | 2W - 3W | 保证耦合强度 |
| 差分对间间距 | ≥ 5W | 减少串扰 |
| 等长误差 | ≤ ±50 mil | RGMII接口 |
3.2 阻抗控制：50Ω还是100Ω？
网络接口的阻抗匹配是个老生常谈的话题。单端信号（比如RGMII的时钟和数据）要求50Ω，差分信号（MDI的TX/RX对）要求100Ω。但实际做板子的时候，你会发现阻抗控制没那么简单。
影响阻抗的因素有四个：线宽、线距、铜厚、介质厚度。其中，介质厚度是最难控制的。PCB厂家的半固化片（PP）厚度有公差，叠层结构也会影响。
注意：不要完全相信PCB厂家给出的阻抗计算值。我建议你在设计阶段，就要求厂家提供阻抗测试条（coupon），并在板边预留测试点。板子回来后，第一时间用TDR（时域反射计）实测阻抗。我曾经遇到过厂家说能控制50Ω，结果实测只有42Ω的情况。那批板子，网络接口全都不达标。
对于RK平台，我一般这样处理：
- RGMII信号：单端50Ω，走线宽度根据叠层计算，通常4-6mil。
- MDI差分对：差分100Ω，线宽和线距配合调整。
- 参考层：所有高速信号必须有连续的参考平面（GND或电源），不能跨分割。
3.3 隔离与屏蔽：别让噪声串进来
网络接口是板子上最容易受干扰的部分。特别是MDI接口，它直接连到外部网线，静电、浪涌、共模噪声都可能从这里进来。
3.3.1 物理隔离：网口变压器的布局
网口变压器（比如H1102NL）的作用就是隔离。布局时，变压器要尽量靠近RJ45连接器。我个人的习惯是，变压器到RJ45的走线长度不超过500mil。变压器到PHY芯片的走线，可以适当长一些，但也不要超过2000mil。
为什么？因为变压器两侧的信号性质不同。靠近RJ45一侧是线缆侧，信号幅度大，抗干扰能力强；靠近PHY一侧是芯片侧，信号幅度小，容易受干扰。把变压器放中间，相当于在物理上把两侧隔开了。
3.3.2 屏蔽：地平面和防护走线
对于MDI差分对，我建议在差分对两侧各加一条地线（guard trace），间距保持在20mil以上。这条地线每隔100-200mil要打一个地过孔。这样做的好处是，可以抑制相邻信号线的串扰，同时提供一个低阻抗的回流路径。
另外，RJ45连接器的金属外壳一定要接机壳地（chassis GND），并通过一个高压电容（比如1000pF/2kV）和数字地（GND）隔开。这个电容的作用是提供高频噪声的回流路径，同时隔离低频地环路。
避坑指南：我曾经在一个项目里，把RJ45的外壳直接接到了数字地上。结果呢？ESD测试时，静电放电直接通过地平面打到了PHY芯片上，芯片当场报废。后来改成接机壳地，问题就解决了。
3.4 电源完整性：给PHY芯片“喂饱”电
网络接口的电源完整性，很多人容易忽略。PHY芯片内部有模拟电路（PLL、SerDes）和数字电路，对电源噪声非常敏感。RK平台的PHY通常需要1.8V和3.3V两路电源。
3.4.1 去耦电容的布局
去耦电容不是随便放的。我见过很多板子，电容放得离芯片很远，或者电容的过孔和焊盘之间走了一长段细线。这样做的后果是，电容的寄生电感太大，高频去耦效果几乎为零。
正确的做法是：
- 小电容（0.1μF、0.01μF）：紧贴芯片电源引脚放置，过孔要靠近电容焊盘，走线尽量短粗。
- 大电容（10μF、47μF）：放在芯片周围，可以稍微远一点，但不要超过500mil。
- 电源平面：如果层数允许，给PHY芯片分配一个完整的电源平面，不要和别的芯片共用。
3.4.2 电源纹波要求
PHY芯片对电源纹波有严格要求。以RK的PHY为例，1.8V电源的纹波通常要求小于50mV，3.3V电源的纹波要求小于100mV。如果纹波超标，PLL的抖动会变大，导致网络接口的误码率上升。
怎么测？用示波器，带宽开到20MHz，探头用短地线弹簧，直接在芯片的电源引脚上测。不要隔着电容测，也不要隔着过孔测。
| 电源轨 | 电压 | 纹波要求 | 去耦电容推荐 |
|---|---|---|---|
| PHY核心 | 1.8V | < 50mV | 0.1μF + 10μF |
| PHY I/O | 3.3V | < 100mV | 0.1μF + 47μF |
| RGMII端接 | 1.8V | < 50mV | 0.01μF + 0.1μF |
3.5 知识结构总览
下面这张图，我把本章的核心知识点串了一下。你可以把它当成一个检查清单，画完PCB后逐项核对。