4. 硬件设计基础与原理图评审

在嵌入式项目交付中，硬件设计决定了软件能否稳定运行的上限。原理图评审不是“看一遍有没有连错线”，而是围绕最小系统能否可靠启动、能否被调试、能否在异常时恢复这三个核心问题，逐项核对电源、时钟、复位和调试接口。本节以 Microchip 32 位 MCU（如 SAM 系列、PIC32 系列）的典型最小系统为例，说明设计要点与评审方法。

最小系统的构成与评审视角

最小系统指让 MCU 能够上电、运行代码并接受调试所需的最少外围电路，通常包括：MCU 本体、电源与去耦、时钟源、复位电路、调试接口，以及必要的启动模式配置引脚。评审时应把每个部分都当作“有明确输入、输出和判断依据”的电路来看，而不是孤立元件。

以 SAM D/E/S 系列为例，最小系统评审的核心判断是：上电后 VDDCORE 是否在正确时序内建立、复位是否保持足够时间、时钟是否起振并被 PLL 锁定、调试接口是否在复位释放前就绪。这些条件缺一不可，任何一项不满足都会表现为“程序下载不进去”或“运行随机死机”。

电源设计：去耦与内核电压

电源评审的第一件事是确认每个 VDD 引脚都有独立的 100nF 去耦电容，且尽量靠近引脚放置。对于多电源域的 MCU，VDDCORE 通常由内部 LDO 或外部供电产生，评审时要确认该引脚只接去耦电容，不接任何外部负载。若误将 VDDCORE 当作 3.3V 使用，会导致内核供电异常，表现为无法下载或运行不稳定。

上电时序方面，应确认主电源在复位释放前已达到稳定值。以 3.3V 系统为例，若电源上升时间超过 10ms，而复位延时只有 1ms，MCU 可能在电源未稳时就退出复位，导致启动失败。评审时可要求提供上电波形，观察 VDD 与 RESET 的相对关系。

时钟设计：晶振与 PLL

外部晶振的负载电容必须与晶振规格匹配。常见 12MHz 晶振要求 2×22pF，若误用 2×10pF，可能导致起振困难或频率偏移。评审时要核对晶振型号、负载电容和 MCU 内部振荡器配置是否一致。

PLL 配置决定了系统主频。以 12MHz 晶振倍频到 48MHz 为例，需要确认 PLL 的输入分频、倍频和输出分频参数在数据手册允许范围内。评审时不能只看原理图，还要核对初始化代码中的时钟配置是否与硬件一致。若硬件使用 12MHz 而代码按 8MHz 计算，串口波特率会偏差 50%，通信必然失败。

复位设计：延时与手动复位

复位电路通常采用 10kΩ 上拉加 100nF 对地，时间常数约 1ms。评审时要确认复位低电平保持时间满足 MCU 数据手册要求，通常为几百微秒到几毫秒。若电容过大，复位释放过慢，可能影响调试器连接；若电容过小，复位脉冲太窄，MCU 可能无法可靠复位。

手动复位按键应直接并联在复位电容两端，按下时强制拉低。评审时要确认按键不会与调试接口的复位信号冲突。部分调试器会驱动复位线，若电路中没有隔离电阻，可能造成驱动冲突。

调试接口：连接与复用

SWD 或 JTAG 接口是硬件交付前必须验证的通道。评审时要确认调试引脚没有被配置为普通 GPIO 或复用为其他功能。以 SAM 系列为例，SWDIO 和 SWCLK 在上电后默认作为调试功能，但若代码中将其重映射，调试器将无法连接。

调试接口应引出复位信号，以便调试器在必要时复位目标。同时，调试引脚建议加上拉电阻，避免悬空导致误触发。评审时要确认调试接口的引脚顺序与调试器一致，避免反接。

硬件评审检查清单示例

以下清单可直接用于原理图评审会议，逐项确认并记录结论。表中“判断依据”列说明该项为何重要，便于评审时快速判断风险。

评审结束后，应把“整改”项落实到具体责任人和修改版本，并在下一版原理图中复核。硬件问题越早发现，返工成本越低。最小系统评审通过后，再评审外设接口和扩展电路，才能保证整个项目的硬件基础可靠。