3. 摄像头接口物理层与信号
在 STM32N6 的 DCMIPP 摄像头接口工程中，物理层决定了图像数据能否稳定进入芯片。DCMIPP 是数字图像处理流水线，它本身处理的是已经解串、对齐后的像素流；而物理层负责把摄像头输出的差分串行信号或并行信号转换成 DCMIPP 可接收的时序。STM32N6 提供 MIPI CSI-2 接收通道，同时也可通过 DCMIPP 的并行接口模式连接传统 DVP 摄像头。理解这两类接口的电气特性、时钟与同步信号，以及引脚分配和硬件连接要点，是后续配置 DCMIPP、调试图像异常的基础。
MIPI CSI-2 的电气特性与信号组成
MIPI CSI-2 采用低压差分信号（LVDS 类）传输，物理层为 D-PHY。每条数据通道由一对差分线组成，通常标记为 Dp/Dn；时钟通道为独立的 CLKp/CLKn。差分对的共模电压、差分摆幅、终端匹配和走线阻抗都有明确要求。工程上最关键的几个参数是：单端特征阻抗约 50 Ω，差分阻抗约 100 Ω；接收端通常需要 100 Ω 差分终端；走线应尽量等长、等距、少过孔，避免跨分割地平面。STM32N6 的 CSI-2 接收端支持多 lane 配置，常见为 1 lane、2 lane 或 4 lane，lane 数越多，单像素时钟压力越低，但布线难度和 skew 控制要求越高。
CSI-2 的数据包以短包和长包形式传输，包含帧起始、帧结束、行起始、行结束等同步信息。物理层本身不直接输出这些同步信号，而是由 CSI-2 协议层解析后交给 DCMIPP。因此，调试 CSI-2 时不能像并行接口那样直接用示波器看 HSYNC/VSYNC，而应关注差分信号质量、lane 间 skew、时钟频率和协议解析状态。若出现图像错位、颜色异常或间歇性丢帧，往往不是 DCMIPP 配置问题，而是物理层信号完整性或 lane 映射错误。
并行接口的电气特性与同步信号
并行接口（DVP）是传统摄像头常用方式，信号包括：PIXCLK（像素时钟）、HSYNC（行同步）、VSYNC（场同步）、D[0..N]（像素数据），以及可选的 XCLK（摄像头主时钟）和 PWDN、RESET 等控制线。其电气特性通常为 1.8 V 或 3.3 V 单端 CMOS 电平，必须与 STM32N6 对应 bank 的 IO 电压一致。并行接口的优点是时序直观、调试方便；缺点是引脚多、高速时信号完整性差，通常适合较低分辨率或较低帧率场景。
同步信号的关键在于极性、前后沿关系和建立保持时间。PIXCLK 的采样边沿决定数据在哪个时刻被锁存；HSYNC 有效表示一行有效像素；VSYNC 有效表示一帧开始。若极性配置错误，会出现图像整体偏移、行计数错误或帧不同步。工程上应先确认摄像头数据手册中的时序图，再在 DCMIPP 中配置对应的极性、有效宽度和消隐区。对于 STM32N6，并行接口可映射到 DCMIPP 的输入，通过 DCMIPP 内部裁剪、缩放和格式转换后写入内存。
STM32N6 摄像头接口引脚分配与硬件连接要点
STM32N6 的摄像头接口引脚通常分布在特定 GPIO bank 上，且与 DCMIPP、CSI-2 接收器复用。设计原理图时，首先要确认所选封装和 bank 的可用引脚，再按“差分对优先、时钟优先、控制线次之”的顺序分配。CSI-2 的 CLK 与 DATA lane 必须成对布线，且尽量靠近连接器；并行接口的 PIXCLK 应走最短路径，数据线按位序排列，避免交叉。所有高速信号应参考完整地平面，必要时在连接器端预留共模电感或端接电阻位置。
电源与复位也是硬件连接的重要部分。摄像头模组通常需要多路电源：模拟电源、数字电源和 IO 电源，去耦电容应靠近模组引脚。XCLK 由 STM32N6 的 MCO 或专用时钟输出提供时，要确认频率和电平匹配；PWDN 和 RESET 应通过 GPIO 控制，并加上拉或下拉电阻保证默认状态。若使用 CSI-2，还要注意 STM32N6 的 CSI-2 接收端是否需要外部参考时钟，以及 lane 极性是否可通过寄存器交换。下面这张图给出 STM32N6 摄像头接口从物理层到 DCMIPP 的信号链与关键连接关系，便于对照原理图检查。
时钟与同步信号的工程处理
时钟是摄像头接口的“心跳”。对于 CSI-2，时钟通道独立于数据通道，接收端需要从差分时钟中恢复位时钟，再按 lane 对齐数据。STM32N6 的 CSI-2 接收器通常要求时钟频率在数据手册规定范围内，且 lane 间 skew 不能超过协议允许值。对于并行接口，PIXCLK 由摄像头输出，STM32N6 在其有效边沿采样数据；若 PIXCLK 频率较高，应缩短走线并避免与其他高速信号并行。同步信号 HSYNC/VSYNC 的极性、脉宽和前后沿关系必须与摄像头手册一致，否则 DCMIPP 可能无法正确识别有效行和有效帧。
实际调试时，可以按以下顺序排查：先确认电源和复位正常，再测量 XCLK 是否存在且频率正确；然后检查 PIXCLK 或 CSI-2 时钟是否到达 STM32N6；接着用示波器观察 HSYNC/VSYNC 或 CSI-2 差分信号质量；最后再检查 DCMIPP 的输入配置、lane 映射和格式设置。若图像出现横向条纹，优先怀疑 PIXCLK 采样边沿或数据建立保持时间；若出现帧撕裂，优先怀疑 VSYNC 极性或帧同步配置；若 CSI-2 完全无数据，优先检查 lane 极性、时钟通道和协议解析状态。
提示：STM32N6 的 CSI-2 和 DCMIPP 配置通常通过 CubeMX 或寄存器完成。硬件设计阶段就应确认引脚复用表，避免把 CSI-2 差分对分配到不支持高速信号的普通 GPIO 上。若使用并行接口，注意 DCMIPP 的输入位宽和像素格式要与摄像头输出一致。
注意：差分信号不能仅靠“连通”判断。必须用示波器或差分探头检查眼图、共模电压和终端匹配。若没有专业设备，至少应保证走线阻抗和长度匹配，并避免在差分对附近布置开关电源或高频时钟。
总结来说，MIPI CSI-2 与并行接口在电气特性、时钟同步和引脚分配上差异明显。CSI-2 适合高速、少引脚场景，但对差分布线和协议解析要求高；并行接口直观易调，但引脚多、速率受限。STM32N6 通过 DCMIPP 统一接收这两类输入，硬件连接时应优先保证电源、时钟和差分/高速信号的完整性，再按 DCMIPP 的输入配置逐项核对。只有物理层稳定，后续的图像处理与内存写入才有可靠基础。