1. STM32N6硬件架构与AI加速器

STM32N6是ST推出的首款集成自研神经网络加速器（Neural-ART Accelerator，简称NPU）的STM32微控制器，面向边缘AI推理场景。理解它的硬件架构，是后续模型部署与性能优化的前提。本节从CPU、NPU、内存层次和总线结构四个维度展开，帮助读者建立对STM32N6资源约束的清晰认知。

一、CPU子系统：Cortex-M55与Helium

STM32N6的主处理器是Arm Cortex-M55，运行频率最高可达800 MHz（部分型号为600 MHz）。Cortex-M55是Arm首款支持Helium（M-Profile Vector Extension，MVE）的Cortex-M内核，提供128位向量运算能力，可在一个周期内完成多个8位或16位乘加运算。对于量化后的神经网络算子（如INT8卷积、全连接），Helium能显著提升标量CPU的推理吞吐。

CPU侧还包含指令缓存（I-Cache）和数据缓存（D-Cache），典型配置为32 KB I-Cache + 32 KB D-Cache。缓存的存在意味着CPU访问外部存储时的实际延迟取决于命中率，这对模型权重和激活值的布局提出了优化要求。此外，Cortex-M55支持TrustZone安全扩展，可将AI模型和推理数据划分到安全域，满足边缘设备的安全需求。

二、NPU：Neural-ART Accelerator

Neural-ART是STM32N6区别于其他STM32产品的核心。它是一颗专用AI加速器，提供约600 GOPS的INT8算力（在1 GHz NPU时钟下）。NPU内部采用可配置的乘加阵列，支持卷积、深度可分离卷积、全连接、池化、激活等常见算子。与CPU不同，NPU以数据流方式工作，权重和激活值在片上缓存中流动，减少对外部存储的频繁访问。

NPU的编程模型不是直接写寄存器，而是通过ST提供的ST Edge AI Core工具链，将训练好的模型（TFLite、ONNX等）编译为NPU可执行的二进制。编译过程会进行算子映射、量化、内存分配和调度。理解这一点很关键：NPU的性能不仅取决于硬件算力，还取决于模型是否被工具链正确映射到NPU支持的算子集。若某个算子不被NPU支持，会回退到CPU执行，形成性能瓶颈。

三、内存层次与总线结构

STM32N6的内存层次是理解性能瓶颈的关键。最靠近CPU和NPU的是片上SRAM，总容量约4.2 MB，分为多个bank，其中一部分可配置为NPU的专用缓存（如权重缓存、激活缓存）。片上SRAM的访问延迟低、带宽高，是放置模型权重和中间激活值的首选。

当模型超出片上SRAM容量时，需要借助外部存储。STM32N6通过XSPI接口连接外部Flash或PSRAM，带宽和延迟都远逊于片上SRAM。因此，模型部署时的一个核心问题就是：如何将权重和激活值合理分配到片上与片外，使NPU和CPU尽量访问片上数据。

总线结构方面，STM32N6采用多层AHB/AXI总线矩阵，CPU、NPU、DMA和外设通过总线矩阵互联。NPU通常有独立的总线主端口，可直接访问SRAM和外部存储，减少与CPU争抢带宽。但多个主设备同时访问同一bank时仍会产生仲裁延迟，这是多核/多加速器系统中常见的资源竞争问题。

四、资源约束与部署启示

从上述架构可以提炼出STM32N6部署AI模型时的几个硬约束。第一，片上SRAM约4.2 MB，而一个中等规模的MobileNetV2 INT8模型权重约3.5 MB，加上激活值缓冲区，很容易超出片上容量。因此模型量化、剪枝和算子融合不是可选项，而是必选项。第二，NPU只支持特定算子集，模型结构需要与工具链的算子映射能力对齐，否则回退到CPU会大幅降低吞吐。第三，外部存储带宽有限，若权重频繁从XSPI读取，NPU算力再高也无法充分发挥。

实际部署时，建议先用ST Edge AI Core对模型做一次分析，查看各算子的映射情况和内存占用估算。若发现某层回退到CPU或内存超限，优先考虑替换算子、调整输入分辨率或对权重做更激进的量化。这些决策都建立在对CPU、NPU、SRAM和总线关系的准确理解之上。