4. Ryzen Embedded硬件设计稳定性基础
Ryzen Embedded 平台的稳定性问题，很少是单一器件失效造成的，更多来自“设计意图”与“实际实现”之间的偏差。参考设计给出的是经过验证的基线，而电源树、时钟树、复位树和去耦网络则是把这份基线落到 PCB 上的四条关键路径。审查的本质，是确认这四条路径在拓扑、参数、时序和物理布局上都与基线一致，并且对偏差有明确的判断依据。
参考设计：先对齐边界，再谈改动
拿到 AMD 官方或板厂提供的参考原理图后，第一步不是照抄，而是建立“可改动 / 不可改动”清单。通常不可随意改动的内容包括：SoC 各电源域的电压值与上电顺序、DDR 内存的 VDDIO/VPP 供电与参考电压、晶振频率与负载电容、复位信号的极性与时序、以及关键高速接口的 AC 耦合位置。可以调整的部分则包括：非关键外设的供电分支、指示灯与调试接口、以及不影响时序的 GPIO 上拉。
审查时建议逐页对照参考设计，记录三类偏差：删除（参考设计有而本板没有）、新增（本板有而参考设计没有）、修改（参数或连接方式不同）。每一处偏差都要能回答“为什么改”和“改了之后如何验证”。例如把某路 1.8V 的 LDO 换成 DC-DC，虽然效率更高，但纹波和瞬态响应会变化，必须重新评估该电源域下挂载的器件是否敏感。
电源树：从输入到负载的完整链路
电源树审查要回答三个问题：每一路电从哪来、经过什么、给谁用。以典型 Ryzen Embedded 板为例，12V 输入先经过保护与滤波，再由多相 buck 产生 VDDCR_SOC、VDDCR_GFX 等核心电压，由另一路 buck 产生 5V/3.3V 中间轨，最后经 LDO 或负载开关分出 1.8V、1.1V、0.6V 等。审查时把每个电源域画成一条链路，标注输入电压、输出电流预算、上电顺序和使能信号来源。
关键检查点包括：电流预算是否留有余量（建议稳态不超过额定值的 70%～80%）；上电顺序是否符合 SoC 要求，例如核心电压先于 IO 电压、VDDIO 先于 VPP；使能链是否由前一级的 Power Good 驱动，避免某路未建立就启动下一路；掉电顺序是否与上电相反，防止电流倒灌。下面这张图把参考设计中的电源树、时钟树、复位树和去耦网络放在同一张审查视图中，便于对照检查各条路径的完整性。
时钟树：频率、抖动与走线同等重要
时钟树审查从晶振开始。无源晶振的负载电容必须与晶体规格匹配，常见 25MHz 晶体要求 12pF 或 18pF 负载，若 PCB 走线寄生电容约 2～3pF，则实际外接电容应取规格值减去寄生值。晶振下方应完整铺地，不走其他信号，避免引入噪声导致频偏或起振困难。
SoC 内部 PLL 的参考时钟来自晶振，经倍频后分配给 CPU、PCIe、USB 和 DDR。审查时要确认每路参考时钟的频率、电平标准和走线阻抗。例如 PCIe 参考时钟通常要求 100MHz 差分、100Ω 差分阻抗，频偏控制在 ±300ppm 以内；DDR 参考时钟对抖动更敏感，需关注相位噪声。若使用外部时钟发生器，还要检查其输出使能是否受复位或电源 Good 控制，避免在电源未稳定时输出时钟。
复位树：极性、脉宽与释放顺序
复位树审查的核心是“谁复位谁、什么时候释放”。典型结构是：按键复位、PMIC 复位输出和看门狗复位信号先经过合并与去抖，再分别送往 SoC、DDR 和外设。需要确认三点：复位极性是否与器件要求一致（低有效还是高有效）；复位脉宽是否满足最小要求，例如 SoC 通常要求 ≥1ms，DDR 可能要求更长；释放顺序是否合理，一般 SoC 先释放、DDR 后释放，或按参考设计规定的顺序。
容易忽略的是复位信号的上拉和滤波。若复位线较长，应加 RC 滤波抑制毛刺，但电容不能过大，否则会拉长复位释放时间。同时要确认复位信号没有被其他强驱动源冲突，例如调试接口的复位输出与板级复位同时驱动同一网络。
去耦网络：不是电容越多越好
去耦审查关注容值组合、位置和回路。每个电源引脚附近应放置 0.1µF 小电容，负责高频瞬态；每路电源入口放置 10µF 或更大电容，负责低频储能。中间可加 1µF 或 0.22µF 过渡。关键是电容的接地回路要短，过孔尽量靠近焊盘，避免长走线引入电感。
常见误区是同一容值并联过多。多个相同容值的电容并联，等效 ESL 下降有限，反而可能在某些频段形成谐振峰。更合理的做法是按十倍频程分布容值，例如 0.01µF、0.1µF、1µF、10µF 组合，覆盖更宽频段。审查时可用阻抗曲线或简单估算判断：目标是在 SoC 工作频段内，电源分配网络阻抗低于目标值。
把四条路径放在同一张审查视图中，可以快速发现跨路径问题。例如某路电源的 Power Good 同时用于复位释放和时钟使能，若该信号延迟不足，可能出现电源未稳、时钟已出、复位已释放的竞态。再如去耦电容被放置在板边远离电源引脚，虽然原理图正确，实际高频去耦效果会大打折扣。硬件稳定性审查的价值，正在于把这些“图上正确、板上失效”的风险提前暴露出来。