2. nRF54时钟系统与电源管理驱动适配

nRF54系列把时钟与电源管理做成了紧耦合的子系统：HFCLK决定CPU、高速外设和射频的时序基准，LFCLK决定低功耗定时与RTC的走时精度，PLL负责把低频参考倍频到高频，DCDC/LDO决定供电效率与噪声，电源模式则决定哪些时钟域和电源域被保留。驱动适配的核心不是逐个寄存器写值，而是让“时钟树—电源域—唤醒源”三者保持一致，否则会出现射频无法启动、RTC走时漂移、休眠电流偏大或唤醒后外设失步等问题。

一、时钟源选择与时钟树

nRF54的HFCLK可选内部RC振荡器或外部晶振。内部RC启动快、无需外部器件，但频率精度和温漂较差，适合对时序不敏感的低速运行；外部晶振精度高，是射频收发、USB和高速串行外设的必要条件。LFCLK可选内部RC、外部32.768 kHz晶振或从HFCLK分频合成。内部RC LFCLK成本低但日走时误差可达分钟级，外部晶振可做到ppm级，适合需要长时间保持RTC计时的应用。

PLL通常以HFCLK或LFCLK为参考，倍频后供给高速外设和射频。配置时要关注参考频率范围、倍频系数、锁定时间以及锁定失败时的回退策略。一个常见的板级时钟树是：32 MHz外部晶振→HFCLK→PLL→128 MHz系统时钟；32.768 kHz外部晶振→LFCLK→RTC/低功耗定时器。驱动初始化顺序应为：先启动LFCLK并等待稳定，再启动HFCLK，最后使能PLL并等待锁定标志，避免外设在时钟未稳定时被访问。

二、PLL配置与锁定判断

PLL配置一般包含参考源选择、倍频比、输出分频和锁定超时。以外部32 MHz晶振为参考、目标128 MHz系统时钟为例，倍频比为4。驱动中应先使能PLL，再轮询锁定状态位，超时时间可按数据手册给出的锁定时间留2～3倍余量。若锁定失败，应关闭PLL并回退到HFCLK直通模式，同时上报错误，而不是继续访问依赖PLL的外设。射频使用前必须确认PLL已锁定，否则发射频谱和接收灵敏度都会异常。

三、电源模式与DCDC/LDO控制

nRF54的电源模式大致分为运行、空闲、System ON低功耗和System OFF。运行模式下CPU和外设全速工作，DCDC通常处于使能状态以提升效率；进入低功耗前，应关闭不用的外设时钟、把GPIO配置为确定电平、关闭PLL和HFCLK，仅保留LFCLK和必要的唤醒源。System OFF下大部分电源域断电，只能通过特定唤醒源复位唤醒，唤醒后相当于重新启动，需要重新初始化时钟和外设。

DCDC与LDO的选择要结合噪声敏感度。DCDC效率高，适合电池供电和长时间运行，但开关噪声可能影响射频和ADC；LDO噪声低，适合射频发射、接收和模拟采样阶段。实际适配中可以在射频活动期间切到LDO，在空闲或低速阶段切回DCDC，切换时要等待电源稳定标志，并避免在切换瞬间访问模拟外设。

四、低功耗唤醒源配置

常见唤醒源包括GPIO边沿、RTC比较/溢出、低功耗定时器、比较器和无线事件。配置GPIO唤醒时，要设置触发边沿、上拉/下拉和唤醒使能位；配置RTC唤醒时，要设置比较值和周期，并确认LFCLK已稳定。唤醒后应尽快判断唤醒源、清除标志并恢复所需时钟，避免重复进入中断。若使用System OFF，只有少数唤醒源可用，且唤醒后程序从复位向量重新执行。

五、板级时钟树验证

验证时钟树时，可依次测量或读取以下内容：LFCLK是否稳定、HFCLK是否起振、PLL是否锁定、各时钟域频率是否符合预期、休眠电流是否在目标范围、唤醒后外设是否正常。下面给出一份可直接参考的验证记录表，字段按实际板级调试需要设计。

整体来看，nRF54时钟与电源适配的关键是建立清晰的时钟树和电源域视图，按“先低频、后高频、再PLL”的顺序初始化，按“先停外设、再关时钟、最后切电源”的顺序进入低功耗，并在唤醒后按相反顺序恢复。只要时钟源、PLL、DCDC/LDO和唤醒源四者状态一致，板级稳定性和功耗表现就能同时得到保证。