1. MIPI DSI基础概念

MIPI DSI(Display Serial Interface)是移动行业处理器接口联盟(MIPI Alliance)制定的显示串行接口标准,广泛应用于智能手机、平板、嵌入式设备及瑞芯微平台的主控与显示面板之间的高速数据传输。本章从联盟组织、协议分层、物理层特性及工作模式四个维度建立基础认知。

1.1 MIPI 联盟与 DSI 标准定位

MIPI 联盟成立于 2003 年,旨在为移动设备定义开放、免版税的硬件和软件接口标准。DSI 是 MIPI 联盟中显示工作组(Display Working Group)制定的串行显示接口规范,面向高分辨率、低功耗、少引脚数的显示链路场景。

标准名称 全称 主要用途 版本演进
DSI Display Serial Interface 主控 SoC 到显示面板的串行视频/命令传输 DSI-1 (2005) → DSI-2 (2015) → DSI-2 v1.1 (2020)
D-PHY Physical Layer – Differential 差分信号物理层,支持 1 Gbps/lane 以上 D-PHY v1.0 → v1.2 → v2.0 (2015)
C-PHY Physical Layer – Embedded Clock 三线嵌入式时钟物理层,更高带宽密度 C-PHY v1.0 → v1.1 (2017)
瑞芯微平台提示: RK3568 / RK3588 等主流芯片同时支持 D-PHY 和 C-PHY 两种物理层,驱动中通过 phy-mode 或 data-lanes 属性区分。调试时需确认面板端支持的 PHY 类型。

1.2 DSI 协议分层

DSI 协议采用分层架构,从上到下依次为:应用层、协议层、链路控制层、物理层。每一层封装不同的功能,便于驱动开发和调试时定位问题。

DSI 协议分层架构 应用层(Application Layer) 像素数据打包 / 命令封装 / 视频模式与命令模式选择 协议层(Protocol Layer) 长包 / 短包 / 包格式 / ECC / CRC / 虚拟通道 链路控制层(Link Control Layer) Lane 管理 / 时钟管理 / 低功耗模式进入与退出 物理层(PHY Layer) D-PHY 差分信号 / C-PHY 三线信号 / 高速传输 / 低功耗信令 驱动调试关注点 应用层:timing 参数 / 协议层:包格式与 CRC 错误 / 链路层:Lane 数 / 物理层:电压与时钟

1.3 D-PHY 物理层

D-PHY 是 DSI 最广泛使用的物理层,采用差分信号对(Data/Clock Lane)传输数据。每个 Lane 由一对差分线(Dp / Dn)组成,时钟 Lane 提供源同步时钟,数据 Lane 在时钟双沿采样。

  • 信号类型: 差分低压摆幅(200 mV ~ 400 mV),抗干扰能力强。
  • Lane 配置: 1 Clock Lane + 1~4 Data Lanes,瑞芯微平台常见 4-Lane 配置。
  • 传输速率: D-PHY v1.2 单 Lane 最高 1.5 Gbps,v2.0 可达 2.5 Gbps。
  • 工作模式: 高速模式(HS)与低功耗模式(LP)动态切换。
D-PHY 4-Lane 连接拓扑 SoC DSI Host D-PHY TX 显示面板 DSI Device D-PHY RX Clock Lane (Dp/Dn) Data Lane 0 Data Lane 1 Data Lane 2 Data Lane 3
关键参数: D-PHY 驱动调试时需重点确认 data-lanes 数量、clock-lanes 极性、hs-clk-rate(高速时钟频率)以及 lp-clk-rate(低功耗时钟频率)。瑞芯微设备树中典型配置如下:
&dsi0 {
    status = "okay";
    rockchip,lane-rate = <1000>;   /* 单位 MHz */
    panel@0 {
        compatible = "simple-panel-dsi";
        reg = <0>;
        data-lanes = <0 1 2 3>;
        ...
    };
};

1.4 C-PHY 物理层

C-PHY 是 MIPI 联盟推出的替代物理层,使用三线(A/B/C)嵌入式时钟传输,无需独立的时钟 Lane。每个 Trio(三线组)可提供比 D-PHY 单 Lane 更高的带宽密度,适合引脚受限或需要更高数据吞吐的场景。

对比项 D-PHY C-PHY
信号线 每 Lane 2 线(Dp/Dn) 每 Trio 3 线(A/B/C)
时钟传输 独立时钟 Lane 嵌入式时钟(三线电平变化编码)
每引脚带宽 约 1.0 Gbps/pin 约 1.5 Gbps/pin(3 线编码效率更高)
功耗 中等 略低(无独立时钟切换)
瑞芯微支持 RK3568 / RK3588 / RV1126 等 RK3588 部分型号支持
C-PHY 三线 Trio 连接示意 SoC C-PHY TX 面板 C-PHY RX A 线 B 线 C 线 C-PHY 通过三线电平状态组合编码数据,每个符号周期传输 2.28 bits/Trio

1.5 高速模式与低功耗模式

DSI 物理层支持两种工作模式,驱动在初始化、刷新和休眠阶段需要正确切换模式,否则会导致链路不稳定或显示异常。

  • 高速模式(HS Mode): 用于传输像素数据和批量命令。差分信号摆幅低(约 200 mV),时钟连续运行,数据在时钟双沿采样。功耗较高,但带宽大。
  • 低功耗模式(LP Mode): 用于传输控制命令和初始化序列。单端信号摆幅高(约 1.2 V),数据速率低(约 10 Mbps),功耗极低。时钟 Lane 在 LP 模式下停止切换。
HS / LP 模式切换时序示意 t=0 t LP 模式 LP→HS HS 模式(数据传输) HS→LP LP 信号(1.2V 摆幅) HS 信号(200mV 差分摆幅) 驱动调试要点:LP→HS 转换需满足 T_LPX / T_HS-PREPARE / T_HS-ZERO 等时序参数 HS→LP 转换需满足 T_HS-TRAIL / T_HS-EXIT 等时序参数,否则可能造成链路失锁
常见调试陷阱: 在瑞芯微平台上,如果 DSI 初始化后屏幕无显示或闪屏,首先检查 HS 模式下的时钟频率是否超出面板规格,其次检查 LP 模式下的命令发送时序是否满足 T_LPX 要求。使用逻辑分析仪抓取 D-PHY 信号是最高效的定位手段。

1.6 本章小结