3. LCD硬件时序

LCD 显示屏的驱动本质上是按照严格的时序要求，将像素数据逐行、逐帧地发送给显示面板。理解行同步（HSYNC）、场同步（VSYNC）、像素时钟（PCLK）以及前后肩（HBP/HFP/VBP/VFP）是编写正确 LCD 驱动的基础。本章将深入剖析这些时序参数的含义、作用以及它们之间的配合关系。

3.1 像素时钟（PCLK）

像素时钟（Pixel Clock，PCLK）是整个 LCD 时序系统中最基础的节拍信号。每来一个 PCLK 脉冲，驱动接口就会从 FIFO 中取出一个像素点的数据（如 RGB 分量）发送到数据线上。PCLK 的频率直接决定了数据传输的速率。

• 频率计算： PCLK 频率 = 分辨率宽度 × 分辨率高度 × 刷新率 × (1 + 消隐区开销)。例如，1024×768 @ 60Hz 的典型 PCLK 约为 65 MHz。
• 极性（Polarity）： 数据在 PCLK 的上升沿或下降沿被采样。通常由 LCD 控制器寄存器配置，常见配置为“上升沿采样数据”。
• 与数据线的关系： PCLK 的每个有效边沿对应一组 RGB 数据线的稳定状态。

3.2 行同步（HSYNC）与行时序

行同步信号（Horizontal Sync，HSYNC）用于标识新一行的开始。当 HSYNC 脉冲发出后，LCD 控制器开始传输当前行的像素数据。行时序由以下几个部分组成：

一行总长度（HTotal）= HSPW + HBP + HACT + HFP。驱动中配置的“行同步”相关寄存器通常需要设置这些参数。

3.3 场同步（VSYNC）与帧时序

场同步信号（Vertical Sync，VSYNC）用于标识新一帧的开始。VSYNC 的脉冲频率决定了屏幕的刷新率（如 60Hz）。帧时序与行时序结构类似，但单位是“行数”而非 PCLK 周期。

一帧总长度（VTotal）= VSPW + VBP + VACT + VFP。帧率 = PCLK 频率 / (HTotal × VTotal)。

3.4 前后肩（HBP/HFP/VBP/VFP）的作用

前后肩（Back Porch 和 Front Porch）是时序中看似“浪费”的消隐区间，但它们对显示稳定性至关重要：

• 行后肩（HBP）： 提供 HSYNC 结束后到像素数据开始前的准备时间，允许 LCD 面板的行驱动电路稳定下来。
• 行前肩（HFP）： 提供像素数据传输结束后到下一个 HSYNC 开始前的缓冲时间，防止数据溢出。
• 场后肩（VBP）： 在 VSYNC 结束后，允许垂直扫描电路复位并准备接收第一行数据。
• 场前肩（VFP）： 在最后一行数据发送完毕后，提供时间让电子枪（或等效电路）回到屏幕顶部，准备下一帧。

3.5 完整时序参数配置示例

以下是一个基于 Linux Framebuffer 驱动中常见的时序配置结构体示例，展示了如何将上述参数映射到代码中：

/* Linux 内核中的 LCD 时序结构体配置示例 */
static struct fb_videomode lcd_timing = {
    .name       = "1024x768@60",
    .refresh    = 60,
    .xres       = 1024,          /* 水平有效像素 */
    .yres       = 768,           /* 垂直有效像素 */
    .pixclock   = 15384,         /* 像素时钟周期（皮秒），对应约 65 MHz */
    .left_margin = 160,          /* HBP */
    .right_margin = 24,          /* HFP */
    .upper_margin = 29,          /* VBP */
    .lower_margin = 3,           /* VFP */
    .hsync_len  = 136,           /* HSPW */
    .vsync_len  = 6,             /* VSPW */
    .sync       = FB_SYNC_HOR_HIGH_ACT | FB_SYNC_VERT_HIGH_ACT, /* 极性 */
    .vmode      = FB_VMODE_NONINTERLACED,
};

3.6 时序参数与显示效果的关系

下表总结了时序参数配置不当可能引发的典型显示问题，帮助你在调试时快速定位：