2. PCIe演进与关键特性
PCI Express（PCIe）自 2003 年诞生以来，已取代 PCI、PCI-X 和 AGP，成为现代计算机系统中最主流的高速串行互连标准。本章从工程实践角度，深入剖析 PCIe 的物理拓扑、电气基础与分层协议栈，为后续驱动开发和 DMA 传输设计奠定坚实的硬件认知基础。
2.1 PCIe 拓扑结构：点对点与树形层次
与 PCI 共享总线的并行架构不同，PCIe 采用 点对点（Point-to-Point）串行连接，每个设备通过独立的链路（Link）与交换器（Switch）或根复合体（Root Complex）直接相连，彻底消除了总线仲裁和共享带宽瓶颈。
2.1.1 拓扑核心组件
| 组件 | 功能描述 | 驱动关注点 |
|---|---|---|
| Root Complex (RC) | CPU 与内存侧的总线控制器，生成配置/内存/I/O 请求 | BDF 枚举起点，MMIO 地址映射 |
| Switch | 内部包含上游端口（Upstream）和多个下游端口（Downstream），透明转发事务 | 无需驱动干预，硬件自动路由 |
| Endpoint (EP) | 功能设备（网卡、GPU、NVMe SSD），作为事务请求的发起者或完成者 | 驱动核心操作对象，BAR 空间配置 |
| PCIe Bridge | 用于桥接传统 PCI/PCI-X 设备到 PCIe 域 | 兼容模式下的配置空间差异 |
pci_get_device() 或 pci_get_domain_bus_and_slot() 获取设备结构体。
2.1.2 树形拓扑与层次域
PCIe 拓扑呈现严格的 树形结构，不允许环路。从 RC 出发，经过 Switch 逐级展开，最终到达 Endpoint。这种结构天然支持 层次域（Hierarchical Domain） 隔离，不同域间的地址转换由 RC 和 IOMMU 协同完成。
pci_scan_bus() 递归遍历树形拓扑。驱动可通过 pci_dev->bus->number 获取设备所在总线号，通过 pci_dev->devfn 提取 Device 和 Function 编号。
2.2 差分信号与通道：高速串行的物理基础
PCIe 物理层使用 差分信号（Differential Signaling） 传输数据，一对差分线（TX+/TX- 或 RX+/RX-）构成一个 通道（Lane）。多个 Lane 可以捆绑成 链路（Link），如 x1、x4、x8、x16。
2.2.1 差分信号原理
- 抗共模干扰： 信号以两根线上的电压差（Vdiff = V+ - V-）表示逻辑 0/1，共模噪声被抵消。
- 低电压摆幅： PCIe 3.0 差分摆幅仅 800~1200 mV，功耗低且电磁辐射小。
- 内嵌时钟： 采用 8b/10b（Gen1/Gen2）或 128b/130b（Gen3+）编码，时钟信息嵌入数据流，无需额外时钟线。
2.2.2 Lane 与 Link 的协商
链路初始化时，RC 与 EP 通过 链路训练（Link Training） 自动协商宽度（Width）和速率（Speed）。驱动可通过读取 链路状态寄存器（Link Status Register） 获取当前协商结果。
| PCIe 版本 | 单 Lane 速率 | 编码方式 | 有效带宽 (x16) |
|---|---|---|---|
| Gen 1 (1.0a) | 2.5 GT/s | 8b/10b | ~4 GB/s |
| Gen 2 (2.0) | 5.0 GT/s | 8b/10b | ~8 GB/s |
| Gen 3 (3.0) | 8.0 GT/s | 128b/130b | ~16 GB/s |
| Gen 4 (4.0) | 16.0 GT/s | 128b/130b | ~32 GB/s |
| Gen 5 (5.0) | 32.0 GT/s | 128b/130b | ~64 GB/s |
pcie_get_minimum_link() 检查实际链路能力，避免带宽瓶颈。
2.3 PCIe 分层协议：事务层、数据链路层、物理层
PCIe 采用 分层协议架构，从下到上依次为：物理层（Physical Layer）、数据链路层（Data Link Layer）、事务层（Transaction Layer）。这种分层设计使得各层职责清晰，便于硬件实现和驱动开发。
2.3.1 事务层（Transaction Layer）
事务层是驱动开发最常接触的层次，负责生成和解析 事务层包（TLP, Transaction Layer Packet）。TLP 是 PCIe 通信的基本单元，包含 Header、Data Payload 和可选摘要（Digest）。
- 地址空间与事务类型：
- Memory (MMIO)： 读/写请求，驱动通过
ioread32()/iowrite32()访问。 - I/O： 传统 I/O 空间，x86 平台保留，新设备推荐使用 MMIO。
- Configuration： 配置空间访问，驱动通过
pci_read_config_*()/pci_write_config_*()操作。 - Message： 中断（MSI/MSI-X）、错误报告（AER）、电源管理（PME）等带内消息。
- Memory (MMIO)： 读/写请求，驱动通过
- TLP 路由： 基于地址（Address Routing）、ID（BDF Routing）或隐式路由（Implicit Routing）。
2.3.2 数据链路层（Data Link Layer）
数据链路层在事务层和物理层之间提供 可靠传输 服务，核心机制包括：
| 机制 | 说明 | 驱动可见性 |
|---|---|---|
| ACK/NAK 协议 | 接收端对 DLLP 进行 CRC 校验，正确则回复 ACK，错误则回复 NAK 请求重传 | 透明，硬件自动处理 |
| 流量控制（Flow Control） | 基于信用（Credit）机制，防止接收端缓冲区溢出 | 可通过 pcie_get_readrq() 查询 |
| 数据链路层包（DLLP） | 用于链路管理（ACK/NAK、PM、流控更新），不包含用户数据 | 完全透明 |
2.3.3 物理层（Physical Layer）
物理层负责 串行化/解串行（SerDes）、链路训练 和 电气适配。驱动通常不直接操作物理层，但链路状态变化（如 Link Down）会通过 链路状态改变事件 上报到驱动层。
pci_walk_bus() 遍历总线，pcie_capability_read_word() 读取 PCIe Capability 结构中的链路状态寄存器（Link Status Register），获取当前链路宽度和速率。
2.4 关键特性总结与驱动开发映射
下表将 PCIe 关键特性与 Linux 驱动开发中的具体操作对应起来，帮助开发者快速定位所需接口：
| PCIe 特性 | 硬件行为 | Linux 驱动接口 |
|---|---|---|
| 点对点拓扑 | 每个 EP 独占链路 | pci_get_device() / pci_dev->devfn |
| 链路训练 | 自动协商宽度/速率 | pcie_get_minimum_link() |
| TLP 事务 | Memory/IO/Config/Message | ioread32() / pci_read_config_*() |
| ACK/NAK 重传 | 硬件自动纠错 | 透明，无需驱动干预 |
| MSI/MSI-X 中断 | 通过 Message TLP 传递 | pci_alloc_irq_vectors() |
| 高级错误报告 (AER) | 错误通过 Message 上报 | pci_enable_pcie_error_reporting() |
pcie_print_link_status() 打印当前链路状态，便于调试带宽问题。对于高性能设备（如 NVMe SSD、GPU），建议检查链路宽度是否达到预期，若降级则记录警告日志。