2. Sensor硬件接口

在瑞芯微 RK 平台 Sensor 驱动开发中，MIPI CSI-2 是连接图像传感器与 SoC 的最主流物理层与协议层标准。本章深入解析 MIPI CSI-2 协议栈、D-PHY 电气特性、Lane 动态配置以及时钟数据恢复（CDR）机制，为后续 RAW 数据采集性能调优奠定硬件基础。

2.1 MIPI CSI-2 协议分层架构

MIPI CSI-2 采用分层设计，从物理层到应用层共分为五层。每一层职责清晰，便于跨平台兼容与驱动抽象。

2.2 D-PHY 电气特性与信号完整性

D-PHY 是 MIPI 联盟定义的物理层标准，采用差分信号传输，支持高速（HS）和低功耗（LP）两种模式。RK 平台 SoC 的 CSI 接口兼容 D-PHY v1.2/v2.0。

2.2.1 关键电气参数

2.2.2 LP 与 HS 模式切换时序

D-PHY 在 LP 和 HS 模式之间切换时，需要遵循严格的时序序列。驱动初始化时必须正确实现以下状态机：

1. Stop → HS 准备： LP-11 → LP-01 → LP-00 → HS-0 (桥接) → HS 数据传输
2. HS → Stop： HS 数据传输结束 → HS-0 → LP-00 → LP-10 → LP-11 (Stop)
3. 时钟 Lane 持续运行： 时钟 Lane 在 HS 数据传输期间必须保持连续时钟，不可进入 LP 模式

2.3 Lane 配置与动态重配

MIPI CSI-2 支持 1/2/4 Lane 配置，RK 平台 SoC 最多支持 4 Lane 输入。Lane 数量的选择直接影响带宽上限和 PCB 布局复杂度。

2.3.1 Lane 带宽计算

总带宽计算公式：

总带宽 (Gbps) = Lane 速率 (Gbps) × Lane 数量 × (8 / 10)  // 8b10b 编码开销
有效像素带宽 (MP/s) = 总带宽 (Gbps) / (像素位深 × 10^6)

示例：4 Lane @ 1.2 Gbps，RAW10 格式：

总带宽 = 1.2 × 4 × 0.8 = 3.84 Gbps
有效像素带宽 = 3.84 / (10 × 10^-6) = 384 MP/s
支持 4K@60fps (3840×2160×60 ≈ 498 MP/s) 需要 5.2 Gbps 总带宽 → 需提升 Lane 速率或增加 Lane

2.3.2 Lane 映射与重配流程

RK 平台通过 rockchip-csi2-dphy 驱动管理 Lane 映射。Sensor 端与 SoC 端的 Lane 顺序可以不同，驱动需在初始化时完成重映射。

2.4 时钟恢复机制与 CDR

时钟数据恢复（CDR）是 MIPI CSI-2 接收端的核心模块。RK 平台 SoC 使用基于 PLL 的 CDR 电路，从数据 Lane 的跳变边沿中提取时钟信息，与时钟 Lane 的参考时钟进行相位对齐。

2.4.1 CDR 工作原理

CDR 电路包含三个关键子模块：

• 相位检测器（PD）： 比较数据跳变沿与本地时钟相位，输出超前/滞后信号
• 环路滤波器（LF）： 低通滤波，抑制高频抖动，输出控制电压
• 压控振荡器（VCO）： 根据控制电压调整输出时钟频率

CDR 锁定过程分为两个阶段：

1. 频率捕获： VCO 频率被牵引至接近数据速率，误差 ≤ ±5%
2. 相位锁定： 相位检测器将时钟边沿对齐到数据眼图中心，抖动 ≤ ±0.1 UI

2.4.2 RK 平台 CDR 调试参数

2.5 常见硬件调试问题与对策