LCD显示屏驱动 MIPI DSI协议分析与抓包调试 - 第2节
2. DSI物理层基础
MIPI DSI 的物理层基于 D-PHY 标准，定义了主机（Host）与设备（Device）之间的电气连接、信号时序与操作模式。D-PHY 采用源同步架构，由一条时钟通道（Clock Lane）和一条或多条数据通道（Data Lane）组成，每条通道均为差分对。
核心要点： D-PHY 并非简单的串行器/解串器，而是一个包含协议适配、通道管理、电气层和时序控制的状态机系统。
2.1.1 通道结构
- 时钟通道（Clock Lane）： 单向，由主机驱动，为所有数据通道提供参考时钟。在高速模式下，时钟为差分信号；在低功耗模式下，时钟通道进入 LP 状态或发送 LP 时钟请求。
- 数据通道（Data Lane 0..N）： 双向（某些场景下可配置为单向），用于传输数据、命令和同步序列。DSI 至少需要 1 条数据通道（Lane 0），最多支持 4 条。
- 差分对（Dp/Dn）： 每通道由两根线组成：Dp（正极）和 Dn（负极）。通过电压差表示逻辑状态。
2.2 高速模式（HS）与低功耗模式（LP）
D-PHY 定义了两种主要的信号模式，以适应不同场景下的功耗与带宽需求。两种模式在电压摆幅、信号速率和逻辑定义上有本质区别。
| 特性 | 高速模式（HS） | 低功耗模式（LP） |
|---|---|---|
| 电压摆幅 | 差分：200 mV（典型），共模 200 mV | 单端：0 ~ 1.2 V（轨到轨） |
| 信号速率 | 80 Mbps ~ 4.5 Gbps（每通道） | ≤ 10 Mbps |
| 功耗 | 高（持续差分翻转） | 极低（静态或慢速翻转） |
| 逻辑定义 | Dp - Dn 差分电压差 | Dp 和 Dn 分别对地电压 |
| 应用场景 | 大数据量传输（图像数据、视频流） | 控制命令、总线周转（BTA）、空闲状态 |
2.2.1 高速模式信号特性
在 HS 模式下，发送器驱动差分对，Dp 和 Dn 互为反相。接收器通过比较 Dp 与 Dn 的电压差来判定逻辑“1”或“0”。差分信号具有极强的抗共模噪声能力，适合长距离、高速传输。
- HS-0： Dp > Dn（差分电压为正）
- HS-1： Dp < Dn（差分电压为负）
- 共模电压： 200 mV，差分摆幅 200 mV（峰峰值）
2.2.2 低功耗模式信号特性
在 LP 模式下，Dp 和 Dn 作为单端信号独立驱动，电压摆幅为 0 ~ 1.2 V。LP 模式主要用于控制命令传输、总线周转（BTA）和链路空闲状态。LP 模式下的信号速率较低，但功耗极低。
- LP-00： Dp = 0, Dn = 0（空间状态）
- LP-01： Dp = 0, Dn = 1（请求/应答）
- LP-10： Dp = 1, Dn = 0（桥接状态）
- LP-11： Dp = 1, Dn = 1（停止状态）
实战提示： 在抓包分析时，LP-11 是常见的空闲状态。如果长时间看不到 LP-11，说明链路可能处于异常或持续传输状态。
2.3 差分信号与时钟通道
差分信号是 D-PHY 高速传输的核心技术。时钟通道提供稳定的参考时钟，数据通道在时钟的上升沿和下降沿均采样数据（DDR 采样）。
2.3.1 差分信号优势
- 抗共模噪声： 外部噪声同时耦合到 Dp 和 Dn，差分接收器只响应两者之差，共模噪声被抑制。
- 低电压摆幅： 仅 200 mV 差分摆幅即可可靠传输，降低功耗和电磁干扰（EMI）。
- 高速能力： 差分对可支持高达 4.5 Gbps 的比特率。
2.3.2 时钟通道工作机制
时钟通道在高速模式下持续输出差分时钟信号，频率与数据传输速率相关。数据通道在时钟的上升沿和下降沿均采样数据，实现双倍数据速率（DDR）。
| 参数 | 典型值 | 说明 |
|---|---|---|
| 时钟频率 | 200 MHz ~ 1 GHz | 取决于数据速率和通道数 |
| 数据速率（每通道） | 400 Mbps ~ 4.5 Gbps | DDR 采样，数据速率 = 2 × 时钟频率 |
| 时钟占空比 | 45% ~ 55% | 保证采样窗口稳定 |
| 时钟抖动 | < 0.1 UI | 影响数据眼图质量 |
2.4 本章小结
- D-PHY 由 1 条时钟通道和 1~4 条数据通道组成，每条通道均为差分对。
- 高速模式（HS）使用 200 mV 差分摆幅，支持高达 4.5 Gbps 的数据速率。
- 低功耗模式（LP）使用 0~1.2 V 单端信号，用于控制命令和链路管理。
- 时钟通道提供 DDR 采样参考，数据在时钟上升沿和下降沿均被采样。
- 差分信号设计提供了优异的抗噪声能力和低 EMI 特性。