3. 时钟域概念

时钟域是SoC中所有同步逻辑的“心跳”。在嵌入式系统中，外设的初始化速度、功耗和时序稳定性直接由时钟域配置决定。本章深入剖析时钟域的五大核心要素：时钟源、PLL、分频器、门控时钟和时钟树，并展示它们在设备树（DTS）中的精确表示方法。

3.1 时钟域五大核心要素

一个完整的时钟域由以下五个基本构件组成，它们共同决定了时钟信号的频率、相位、稳定性和功耗特性。

3.2 时钟域拓扑结构（SVG）

下图展示了一个典型的SoC时钟域拓扑，从外部晶振到最终外设时钟的完整路径。理解这个结构是进行DTS时钟优化的基础。

3.3 时钟源在DTS中的表示

时钟源是最基础的时钟节点，通常使用 fixed-clock 绑定。以下是一个典型的外部晶振DTS定义：

/* 24MHz 主晶振 */
osc24M: osc24M {
    compatible = "fixed-clock";
    #clock-cells = <0>;
    clock-frequency = <24000000>;
    clock-output-names = "osc24M";
};

/* 32.768kHz 实时时钟晶振 */
osc32k: osc32k {
    compatible = "fixed-clock";
    #clock-cells = <0>;
    clock-frequency = <32768>;
    clock-output-names = "osc32k";
};

3.4 PLL在DTS中的表示

PLL节点通常由时钟控制器驱动，通过 assigned-clock-rates 属性指定目标频率。以下是一个典型PLL配置：

&clk_controller {
    /* PLL配置：输入24MHz，输出800MHz */
    assigned-clocks = <&clk_controller PLL_SYS>;
    assigned-clock-rates = <800000000>;
    
    /* 分频器配置：PLL输出经分频后给外设 */
    assigned-clocks = <&clk_controller PLL_SYS>,
                      <&clk_controller CLK_PERIPH>;
    assigned-clock-rates = <800000000>,
                           <200000000>;
};

3.5 分频器与门控时钟在DTS中的表示

分频器和门控时钟通常集成在时钟控制器内部，通过 clocks 和 clock-names 属性与外设节点关联。以下是一个UART外设的时钟配置示例：

&uart0 {
    pinctrl-names = "default";
    pinctrl-0 = <&uart0_pins>;
    status = "okay";
    
    /* 时钟引用：主时钟和门控时钟 */
    clocks = <&clk_controller CLK_UART0>,
             <&clk_controller CLK_GATE_UART0>;
    clock-names = "uart_clk", "gate_clk";
    
    /* 指定工作频率 */
    assigned-clocks = <&clk_controller CLK_UART0>;
    assigned-clock-rates = <115200>;
};

3.6 时钟树在DTS中的完整表示

时钟树通过 clocks 属性的引用链在DTS中隐式表示。以下是一个完整的时钟树拓扑DTS片段：

/* 时钟树根节点 */
clk_controller: clock-controller@20000000 {
    compatible = "vendor,soc-clk-controller";
    reg = <0x20000000 0x1000>;
    #clock-cells = <1>;
    clocks = <&osc24M>, <&osc32k>;
    clock-names = "osc24M", "osc32k";
    
    /* 内部PLL和分频器配置 */
    assigned-clocks = <&clk_controller PLL_SYS>,
                      <&clk_controller PLL_PERI>,
                      <&clk_controller CLK_CPU>,
                      <&clk_controller CLK_AHB>,
                      <&clk_controller CLK_APB>;
    assigned-clock-rates = <800000000>,
                           <500000000>,
                           <800000000>,
                           <200000000>,
                           <100000000>;
};

/* 外设节点引用时钟树 */
&spi0 {
    clocks = <&clk_controller CLK_SPI0>,
             <&clk_controller CLK_GATE_SPI0>;
    clock-names = "spi_clk", "gate_clk";
    assigned-clock-rates = <50000000>;  /* SPI工作频率50MHz */
};

3.7 时钟域配置对初始化时间的影响

下表总结了不同时钟域配置对外设初始化时间的影响，帮助你在DTS优化中做出权衡：