3. TLB缓存机制
TLB（Translation Lookaside Buffer，转译后备缓冲器）是MMU内部一个容量小、速度极快的硬件缓存，专门用于缓存最近使用的“虚拟页号 → 物理页帧号”映射关系。TLB的命中率直接决定了虚拟地址翻译的平均延迟，进而影响整个系统的内存访问性能。本节将深入剖析TLB的命中与缺失处理流程，并重点对比硬件页表遍历（HW Page Table Walk）与软件页表遍历（SW Page Table Walk）两种TLB缺失处理机制的设计差异与性能特征。
核心概念： TLB缺失（TLB Miss）是指CPU在TLB中未找到所需虚拟地址的映射条目。此时MMU必须通过页表遍历（Page Table Walk）来获取物理地址，并将新条目填充到TLB中。页表遍历的实现方式（硬件 vs 软件）是区分不同处理器架构MMU设计哲学的关键分水岭。
3.1 TLB缓存命中与缺失流程
TLB的工作流程可以抽象为“查询-命中/缺失-响应”三个主要阶段。下图展示了TLB在地址翻译流水线中的完整操作路径。
3.1.1 TLB命中流程
- 并行比较：CPU发出虚拟地址后，TLB控制器在极短时间内（通常1-2个CPU周期）将虚拟页号（VPN）与TLB中所有条目（Entry）的TAG字段进行并行比较。
- 命中判定：如果找到匹配的TAG且对应的权限位（如读/写/执行）满足当前访问类型，则判定为TLB命中（TLB Hit）。
- 快速翻译：直接从TLB条目中读出物理页帧号（PFN），与页内偏移（Offset）拼接形成完整的物理地址，送入缓存/内存子系统。
性能数据：TLB命中时的地址翻译延迟通常为 1-2个CPU周期，而一次完整的页表遍历（4级页表）可能需要 100-300个CPU周期。TLB命中率每下降1%，可能带来数倍的内存访问延迟增加。
3.1.2 TLB缺失流程
- 缺失触发：TLB中未找到匹配条目，或匹配条目的权限校验失败（如写只读页），MMU判定为TLB缺失（TLB Miss）。
- 页表遍历：MMU根据当前进程的页表基址寄存器（如x86的CR3、ARM的TTBR0_EL1）启动页表遍历，逐级读取页表项（PTE），最终获得物理地址。
- TLB填充：将新获取的虚拟页号→物理页帧号映射写入TLB的空闲条目或替换旧条目（使用LRU、随机等替换策略）。
- 指令重试：触发缺失的访存指令被重新执行，此时TLB中已存在所需映射，第二次访问必然命中。
3.2 硬件页表遍历 vs 软件页表遍历
TLB缺失后，页表遍历的执行主体有两种选择：由硬件MMU自动完成（硬件页表遍历），或触发异常由操作系统软件完成（软件页表遍历）。这两种机制在架构设计、性能特征和灵活性上存在本质差异。
| 对比维度 | 硬件页表遍历（HW Page Walk） | 软件页表遍历（SW Page Walk） |
|---|---|---|
| 执行主体 | MMU内部的硬件状态机（Page Walk Unit） | 操作系统内核的TLB缺失异常处理程序 |
| 触发方式 | TLB缺失后MMU自动启动遍历，对软件透明 | TLB缺失触发异常（如MIPS的TLB Refill Exception），CPU跳转到异常向量 |
| 遍历速度 | 极快，通常 10-30个周期（依赖页表层级和缓存命中） | 较慢，包含异常入栈/出栈、函数调用开销，通常 50-200个周期 |
| 页表格式灵活性 | 固定，页表层级、条目格式由硬件设计决定 | 极高，OS可自定义页表结构、遍历算法和缓存策略 |
| TLB替换策略 | 硬件固定策略（如随机、轮询） | 软件可编程，可实现LRU、Clock等高级策略 |
| 典型架构 | x86/x86-64、ARMv8-A、RISC-V（Sv39/48/57） | MIPS（早期）、SPARC（部分）、部分嵌入式处理器 |
| 功耗 | 较高（专用硬件状态机持续运行） | 较低（复用CPU执行单元，无专用硬件） |
架构趋势：现代高性能处理器（x86、ARM、RISC-V）几乎全部采用硬件页表遍历。软件页表遍历虽然在灵活性上有优势，但其异常处理开销和不可预测的延迟使其难以满足现代操作系统的性能需求。MIPS架构从R4000开始也引入了硬件TLB遍历选项。
3.2.1 硬件页表遍历（HW Page Walk）
硬件页表遍历是现代主流处理器MMU的核心能力。当TLB缺失发生时，MMU内部的专用硬件状态机（Page Table Walker）自动执行以下操作：
- 自动读取页表基址寄存器：从CR3（x86）或TTBR（ARM）中获取当前进程的页表根指针。
- 逐级遍历：硬件状态机按固定层级（如x86的4级页表：PML4→PDPT→PD→PT）依次读取内存中的页表项。
- 权限与属性检查：在每一级检查页表项的存在位（Present）、权限位（R/W/X）、用户/内核位（U/S）等。
- 自动填充TLB：遍历成功后，硬件自动将最终映射写入TLB，并返回物理地址。
3.2.2 软件页表遍历（SW Page Walk）
软件页表遍历是早期RISC处理器（如MIPS）采用的经典方案。其核心思想是：TLB缺失时，MMU不自动遍历页表，而是触发一个专门的异常（TLB Refill Exception），将控制权交给操作系统内核的异常处理程序。
/* MIPS架构 TLB缺失异常处理程序（简化示例） */
/* 该程序由CPU在TLB缺失时自动调用 */
tlb_refill_handler:
/* 1. 读取发生缺失的虚拟地址（从BadVAddr寄存器） */
mfc0 k0, $8 /* k0 = BadVAddr（引发缺失的虚拟地址） */
/* 2. 计算页表索引（软件自定义页表结构） */
srl k0, k0, 12 /* 右移12位，得到虚拟页号 */
li k1, 0x80000000 /* 页表基址（假设固定映射） */
sll k0, k0, 2 /* 每个页表项4字节 */
addu k0, k1, k0 /* k0 = 页表项地址 */
/* 3. 读取页表项 */
lw k1, 0(k0) /* k1 = 页表项内容 */
/* 4. 检查页表项是否有效 */
andi k0, k1, 0x1 /* 检查Present位 */
beqz k0, page_fault /* 无效则跳转到缺页处理 */
/* 5. 写入TLB（软件管理TLB写入） */
mtc0 k1, $2 /* EntryLo0 = 页表项 */
tlbwr /* 写入随机TLB条目 */
/* 6. 异常返回，重试指令 */
eret
软件页表遍历的优缺点：
- 优点：页表格式完全由OS定义，可实现非标准页表结构（如倒排页表）；TLB替换策略可编程；硬件设计简化，降低芯片复杂度。
- 缺点：异常处理开销大（每次TLB缺失至少50-100个周期）；遍历路径不可预测（依赖指令缓存）；多核扩展性差（需要软件处理TLB一致性）。
3.3 两种遍历机制的架构对比图
3.4 页表遍历的缓存优化：Page Walk Cache
为了进一步降低硬件页表遍历的延迟，现代处理器引入了页表遍历缓存（Page Walk Cache, PWC）。PWC专门缓存页表遍历过程中读取的中间层级页表项（如x86的PML4E、PDPTE、PDE），避免每次TLB缺失都从内存重新读取完整的4级页表。
| 缓存层级 | 缓存内容 | 命中延迟 | 典型容量 |
|---|---|---|---|
| L1 TLB | 最终页表项（VPN→PFN映射） | 1-2周期 | 32-64条目 |
| L2 TLB | 最终页表项（统一TLB） | 5-8周期 | 512-2048条目 |
| Page Walk Cache | 中间页表项（PML4E/PDPTE/PDE） | 3-5周期 | 16-64条目 |
性能影响：Page Walk Cache可以将4级页表遍历的平均延迟从 24次内存访问（每级1次，共4次，每次约6周期）降低到 1-2次内存访问（仅缺失的层级需要读内存），整体遍历延迟降低 50%-70%。
3.5 本节要点回顾
- TLB命中是地址翻译的最快路径，延迟仅1-2周期；TLB缺失触发页表遍历，延迟可达100-300周期。
- 硬件页表遍历由MMU内部专用状态机自动完成，对OS透明，速度快但页表格式固定，是现代处理器的主流选择。
- 软件页表遍历通过异常处理程序实现，灵活性高但开销大，主要用于MIPS等早期RISC架构。
- Page Walk Cache是硬件页表遍历的关键优化技术，通过缓存中间页表项大幅降低遍历延迟。
- Linux内核在初始化时通过检测CPU特性（如x86的
X86_FEATURE_PGE、X86_FEATURE_PSE）来适配不同架构的TLB和页表遍历机制。