第3章 DC工作点仿真：晶体管偏置设置、静态电流与功耗分析、Vgs-Id特性曲线扫描

DC工作点仿真，说白了就是给晶体管“量血压”。

你想想看，一个LNA连静态工作点都没定好，后面谈噪声系数、谈线性度，全是空中楼阁。我入行那会儿，带我的老工程师第一句话就是：“偏置没调好，仿真再漂亮也是废纸。”嗯，这话我记到现在。

3.1 晶体管偏置设置——从原理到实操

偏置的核心目标就一个：让晶体管待在它该待的区域。对于LNA常用的共源共栅结构，我们通常希望主放大管工作在饱和区，同时兼顾一定的电流密度以获得最佳噪声匹配。

我个人习惯用电流镜偏置，而不是简单的电阻分压。为什么？因为PVT（工艺、电压、温度）变化时，电流镜能提供更稳定的偏置电流。我在一个28nm项目里吃过亏——用电阻分压，温度从-40°C跑到85°C，静态电流漂了40%，噪声系数直接崩了1.2 dB。从那以后，我对电流镜就特别执着。

下面是一个典型的共源共栅LNA偏置电路网表（Cadence Spectre格式）：

// 电流镜偏置网络
M_bias1 (net_bias net_bias vdd vdd) pch w=10u l=0.18u m=4
M_bias2 (net_bias2 net_bias vdd vdd) pch w=10u l=0.18u m=1
R_ref (net_bias gnd) resistor r=5k

// 主放大管偏置
M1 (vout net_bias2 vsrc gnd) nch w=40u l=0.18u m=8
// 共栅管偏置（固定电压）
V_cascode (net_cascode gnd) vsource dc=1.2V
M2 (vdd vout net_cascode gnd) nch w=40u l=0.18u m=8

3.2 静态电流与功耗分析——不只是算个数

静态电流（Id）决定了功耗，也直接影响噪声系数和增益。这里有个常见的trade-off：电流越大，gm越大，增益越高，但功耗也上去了。

我一般会先定一个功耗预算。比如一个5G NR的接收链路，LNA功耗通常控制在5~15 mW。然后反推电流：

Id = P / Vdd

假设Vdd=1.8V，目标功耗10 mW，那Id≈5.6 mA。这个值就是你的偏置设计目标。

但注意，这只是静态功耗。实际仿真时，我会额外关注自热效应（self-heating）。特别是SOI工艺，大电流下沟道温度升高，阈值电压会漂。我在一个65nm SOI项目里遇到过——仿真时Id=6 mA，实测只有5.2 mA，查了半天发现是自热效应没开。嗯，这个坑我替你们踩过了。

参数	典型值	对LNA性能的影响
静态电流 Id	3~10 mA	gm ∝ sqrt(Id)，增益↑，噪声↓，功耗↑
电源电压 Vdd	1.2~1.8 V	决定摆幅和线性度，太低会压缩1dB压缩点
功耗 Pdc	5~15 mW	受系统预算约束，与NF和IIP3做trade-off
电流密度 J	0.1~0.2 mA/μm	影响fT和噪声最优匹配点

3.3 Vgs-Id特性曲线扫描——找到那个“甜蜜点”

Vgs-Id曲线扫描，是DC仿真里最基础也最重要的操作。它告诉你：给栅极加多少电压，管子会流多少电流。

为什么重要？因为LNA的噪声系数最优点和线性度最优点，往往对应不同的电流密度。你需要通过扫描找到那个“甜蜜点”——一个折中的Vgs值。

在Cadence ADE L中，设置一个DC扫描：

// 扫描设置
DC analysis: dc
  Sweep variable: voltage
    Name: vgs
    Range: 0 -> 1.8V
    Step: 10mV
  Output: Id(M1)  // 漏极电流
  Output: gm(M1)  // 跨导
  Output: gm/Id   // 效率因子

我个人习惯同时看三条曲线：Id、gm、gm/Id。为什么？

• Id曲线：确认阈值电压，看管子是否开启
• gm曲线：gm的峰值区域通常对应最高增益
• gm/Id曲线：这个比值告诉你电流效率。对于LNA，gm/Id在10~20之间是比较理想的区域——gm够高，电流又不至于太大

我记得有一次帮一个团队review设计，他们直接把Vgs定在0.7V，说“仿真手册上写的”。结果我一看gm/Id曲线，那个点对应的gm/Id只有8，说明电流效率很低。我建议他们把Vgs调到0.55V，电流降了30%，但gm只降了10%，噪声系数反而好了0.5 dB。这就是扫描曲线带来的价值。

3.4 知识结构图：DC工作点仿真流程

下面这张图总结了本章的核心逻辑。你可以把它贴在工位旁边，每次做DC仿真前扫一眼。

3.5 避坑指南——我踩过的那些雷

做DC仿真看起来简单，但坑不少。我挑几个典型的说说：

• 仿真器收敛问题：有时候DC仿真不收敛，别急着改电路。先检查是不是初始条件没设好。我习惯在MOS管的栅极加一个initial condition，比如ic=vgs=0.6，能解决90%的收敛问题。
• 模型文件选错：不同corner（tt/ff/ss）的模型文件，Vth能差100mV。我曾经用tt corner调好的偏置，换到ss corner直接电流减半。所以，偏置设计一定要跑三个corner：tt、ff、ss。
• 寄生电阻的影响：DC仿真时，别忘了把版图寄生电阻加进去。特别是源极退化电感（source degeneration inductor）的寄生电阻，会吃掉一部分电压裕度。我在一个项目中，寄生电阻导致Vds下降了0.15V，管子差点退出饱和区。