2、差分信号基础：差分对定义、共模与差模信号、差分阻抗与共模阻抗的概念
在高速PCB设计中，差分信号已成为SerDes、PCIe、USB、HDMI、以太网等接口的标准传输方式。理解差分信号的本质，是进行阻抗匹配仿真与调试的前提。本章从差分对的定义出发，厘清差模/共模分量的物理含义，并重点辨析差分阻抗与共模阻抗的工程差异——这两者在仿真参数设置、层叠设计、端接策略中有着截然不同的作用。
2.1 差分对的定义与信号分解
2.1.1 差分对的基本定义
差分对由两根等长、等宽、同层、相邻的传输线构成，分别承载正极性信号（P）和负极性信号（N）。在理想情况下，两根走线携带的电压幅度相等、相位相差180°。接收端通过比较两线电压之差来恢复逻辑电平，因此对外部共模噪声（如电源地弹、电磁干扰）具有天然免疫力。
差分对的物理实现通常遵循以下约束：
- 等长约束：P与N走线长度差控制在±5 mil以内（具体取决于信号上升沿），否则会产生相位偏移，导致差模分量转换为共模分量。
- 等宽约束：两线宽度必须一致，否则奇模阻抗不对称，造成差分阻抗偏离目标值。
- 间距约束：线距S决定耦合强度，直接影响差分阻抗数值。S过小导致阻抗偏低且工艺敏感；S过大则耦合减弱，差分阻抗趋近于单端阻抗的2倍。
- 参考平面完整性：差分对下方必须有连续的地平面或电源平面，为回流电流提供低阻抗路径。
2.1.2 差模信号与共模信号的数学分解
任意一对差分线上的瞬时电压V_P(t)和V_N(t)，都可以分解为差模分量和共模分量的叠加：
差模电压：V_diff(t) = V_P(t) - V_N(t)
共模电压：V_comm(t) = (V_P(t) + V_N(t)) / 2反过来，原始信号可以重构为：
V_P(t) = V_comm(t) + V_diff(t)/2
V_N(t) = V_comm(t) - V_diff(t)/2差模分量携带有效信息，是接收端判别的依据；共模分量通常是有害的，来源于驱动器的共模偏置、走线不对称、参考平面噪声耦合等。在理想设计中，共模分量应趋近于零，但实际系统中总存在一定残余共模，需要通过端接和滤波加以抑制。
2.2 差分阻抗与共模阻抗的概念辨析
2.2.1 差分阻抗（Z_diff）
差分阻抗定义为差模电压与差模电流之比：Z_diff = V_diff / I_diff。在传输线理论中，差分阻抗等于两根线奇模阻抗（Z_odd）的串联：Z_diff = 2 × Z_odd。奇模阻抗是指当两根线分别以相反极性驱动时，每根线对参考地呈现的阻抗。
差分阻抗是高速接口设计中最核心的指标。常见协议的目标值如下：
| 接口协议 | 目标差分阻抗 | 典型速率 | 耦合要求 |
|---|---|---|---|
| USB 2.0/3.x | 90 Ω ± 10% | 480 Mbps ~ 10 Gbps | 中等耦合 |
| PCIe Gen3/4/5 | 85 Ω ± 10% | 8 ~ 32 GT/s | 强耦合 |
| HDMI 2.1 | 100 Ω ± 10% | 最高 48 Gbps | 强耦合 |
| 以太网 1000BASE-T | 100 Ω ± 10% | 1 Gbps | 弱耦合 |
| DDR4/DDR5 数据线 | 80 Ω ± 10% | 3200 ~ 6400 MT/s | 弱耦合 |
2.2.2 共模阻抗（Z_comm）
共模阻抗定义为共模电压与共模电流之比：Z_comm = V_comm / I_comm。在传输线理论中，共模阻抗等于偶模阻抗（Z_even）的并联：Z_comm = Z_even / 2。偶模阻抗是指当两根线以相同极性驱动时，每根线对参考地呈现的阻抗。
共模阻抗的工程意义体现在三个方面：
- EMI辐射控制：共模电流在参考平面上产生回流，形成天线效应，是辐射发射的主要来源。共模阻抗越低，共模电流越容易被吸收，EMI风险越小。
- 共模端接设计：在接收端，有时需要增加共模端接电阻（如100 Ω差分端接中的中心抽头对地电容），以抑制共模噪声。此时需要知道Z_comm的数值来匹配端接。
- 信号完整性影响：共模分量过大时，会引起接收端输入级的共模范围超限，导致误码。尤其在AC耦合电容处，共模偏置点漂移会造成信号失真。
2.3 耦合效应对阻抗的影响机制
2.3.1 奇模与偶模的物理图像
当差分对以差模方式驱动时，两根线的电场线从P线指向N线，磁场方向相反，形成“奇模”分布。此时，两线之间的耦合电容C_m和耦合电感L_m参与作用，使得每根线的有效电容减小（因为部分电场线终止于相邻线而非地），有效电感也减小，综合效果是奇模阻抗低于单端阻抗。
当以共模方式驱动时，两根线的电场线从P线和N线共同指向地平面，磁场方向相同，形成“偶模”分布。此时，两线之间的耦合电容相当于并联，有效电容增大，偶模阻抗高于单端阻抗。
2.3.2 线宽W与线距S的联合调整
在实际PCB层叠设计中，差分阻抗由以下参数决定：
- 介质厚度H：走线到参考平面的距离。H增大，阻抗升高；H减小，阻抗降低。
- 线宽W：W增大，阻抗降低；W减小，阻抗升高。
- 线距S：S增大，耦合减弱，Z_diff升高；S减小，耦合增强，Z_diff降低。
- 介电常数εr：εr增大，阻抗降低。
设计时通常先根据层叠确定H和εr，然后通过二维场求解器（如Polar Si9000、Saturn PCB Toolkit）扫描W和S的组合，找到满足目标阻抗的等值线。例如，在1.6 mm板厚、JLC04161H-3313层叠（εr=4.3，H=0.2 mm）条件下，100 Ω差分阻抗的典型解为W=5.5 mil、S=7 mil。
2.4 案例拆解：USB 3.0差分对阻抗仿真与调试
2.4.1 背景与初始设计
某产品需要设计USB 3.0 SuperSpeed接口，目标差分阻抗为90 Ω ± 10%。初始层叠为4层板，信号层在L1和L3，参考平面为L2地。L1到L2的介质厚度H=0.12 mm，εr=4.2。初始设计采用W=6 mil、S=6 mil，仿真结果显示Z_diff=82 Ω，低于目标下限81 Ω（90 Ω - 10%）。
2.4.2 问题分析与参数扫描
使用Polar Si9000进行参数扫描，保持H和εr不变，改变W和S：
| 线宽W (mil) | 线距S (mil) | Z_diff (Ω) | Z_comm (Ω) | 耦合系数 |
|---|---|---|---|---|
| 6.0 | 6.0 | 82.3 | 48.5 | 0.28 |
| 5.5 | 7.0 | 87.6 | 51.2 | 0.22 |
| 5.0 | 8.0 | 92.4 | 53.8 | 0.18 |
| 4.5 | 9.0 | 97.1 | 56.3 | 0.15 |
2.4.3 优化方案与验证
从扫描结果看，W=5.0 mil、S=8.0 mil时Z_diff=92.4 Ω，在目标范围内（81~99 Ω），且共模阻抗Z_comm=53.8 Ω处于合理区间。但考虑到PCB制造公差（线宽±10%、间距±10%），需要预留设计余量。最终选择W=5.0 mil、S=8.5 mil，仿真得到Z_diff=91.2 Ω，处于目标中值附近。
优化后重新进行时域反射（TDR）仿真，在10%~90%上升沿为50 ps的条件下，差分阻抗在传输线全程波动不超过±3 Ω，回波损耗Sdd11在5 GHz频点低于-20 dB，满足USB 3.0规范要求。
2.4.4 复盘与经验
- 耦合不是越小越好：虽然增大S可以提升Z_diff，但过大的S会占用布线空间，且对共模噪声的抑制能力下降。本例中S/W=1.7是较好的折中。
- 制造公差必须纳入设计：仿真值应尽量靠近目标中值，而不是边界值。否则批量生产时阻抗可能超差。
- 共模阻抗同样需要关注：虽然协议只规定Z_diff，但Z_comm过低会导致共模回流集中，增加EMI风险。本例中Z_comm=53.8 Ω，在4层板中属于正常水平。
2.5 常见误区与设计复盘
2.5.1 误区一：忽略参考平面不连续
差分信号虽然对地噪声有免疫力，但参考平面的不连续（如跨分割、过孔密集区）会破坏回流路径，导致差模分量转换为共模分量。仿真时必须检查参考平面完整性，必要时在分割处增加缝合电容。
2.5.2 误区二：将差分阻抗等同于2倍单端阻抗
如前所述，耦合效应使Z_diff低于2 × Z_single。如果按照单端阻抗乘以2来设计，实际差分阻抗会偏低。正确做法是使用耦合线模型进行仿真。
2.5.3 误区三：忽视过孔区域的阻抗不连续
差分对换层时，过孔区域的阻抗会突变。过孔残桩、反焊盘尺寸、过孔间距都会影响差分阻抗。仿真时应将过孔模型纳入链路，或使用背钻工艺消除残桩。
2.5.4 误区四：共模端接随意处理
在接收端，差分对通常并联100 Ω端接电阻。但该电阻对共模信号呈开路状态（因为共模电流同向，不会流过该电阻）。若需要抑制共模噪声，应在端接电阻中心抽头处增加对地电容（典型值0.1 μF），形成共模滤波回路。