2、射频PCB基础：射频信号传输特性、插入损耗定义与单位（dB/inch）、损耗类型（导体、介质、辐射、泄漏）
射频PCB设计中的插损异常，本质上是对信号在传输路径上能量衰减的失控。要理解为何层叠结构会引发插损超标，首先必须建立对射频信号传输特性、插入损耗的量化定义以及四大损耗类型的系统认知。本节将围绕这三个核心概念展开，为后续排查层叠结构导致的插损问题奠定理论基础。
2.1 射频信号传输特性：从集总参数到分布参数
核心原理：射频信号在PCB上的传输行为与低频信号有本质区别。当信号波长与传输线物理尺寸可比拟时（通常认为传输线长度超过λ/10），电路分析必须从集总参数模型切换到分布参数模型。在射频PCB中，微带线或带状线的每一段都等效为串联电感L、并联电容C、串联电阻R和并联电导G的组合，信号以电磁波形式沿传输线传播。
特征阻抗Z₀是射频传输线的核心参数，由传输线横截面几何结构和材料特性决定。对于微带线，其近似计算公式为：
Z₀ ≈ (87/√(εr+1.41)) · ln(5.98h/(0.8w+t)) （单位：Ω，w为线宽，h为介质厚度，t为铜厚）从公式可见，介质厚度h直接决定阻抗，而阻抗失配将引起反射损耗。更重要的是，介质厚度h同时影响导体损耗和辐射损耗：h增大时，为保持相同阻抗需加宽线宽w，导体损耗降低；但h增大也意味着信号场更分散，辐射损耗增加。这种矛盾关系是层叠设计中的关键权衡点。
工程要点：射频PCB设计必须保证传输线特征阻抗与源端、负载端阻抗匹配（通常为50Ω单端或100Ω差分）。层叠结构设计的第一优先级是确定介质厚度和线宽组合，使目标阻抗在工艺公差范围内可实现。任何层叠调整都需重新计算阻抗，否则插损异常往往伴随反射损耗同时出现。
判断方法：在排查插损问题时，首先确认传输线是否工作在分布参数区。对于2.4GHz信号（波长约125mm），当走线长度超过12.5mm时即需按传输线处理。使用TDR（时域反射计）可以直观观察阻抗沿线的变化，若阻抗曲线在层叠过渡区域出现明显波动，说明层叠结构设计存在阻抗不连续点。
小型场景化说明：某5G基站功放板，射频走线从顶层微带线通过过孔换层到底层带状线。由于两层介质厚度不同（顶层0.2mm，底层0.4mm），若未调整线宽，阻抗将从50Ω跳变到约65Ω。实测插损在换层处增加0.8dB，TDR显示阻抗突变点。调整底层线宽后，插损恢复至正常水平。
2.2 插入损耗定义与单位（dB/inch）
核心原理：插入损耗（Insertion Loss, IL）是衡量射频信号通过传输路径后功率衰减的指标，定义为输出功率与输入功率之比的对数形式：
IL(dB) = 10·log₁₀(P_in / P_out) = P_in(dBm) - P_out(dBm)在PCB设计中，插损通常归一化到单位长度，常用单位为dB/inch或dB/cm。例如，某高频板材在10GHz下插损为0.5dB/inch，意味着信号每传输1英寸衰减0.5dB。归一化单位便于比较不同材料、不同线宽设计的损耗性能，也是仿真和测试的标准表达方式。
| 频率 | FR4 (Df=0.02) | Megtron6 (Df=0.002) | PTFE (Df=0.0009) |
|---|---|---|---|
| 1 GHz | 0.35 dB/inch | 0.12 dB/inch | 0.08 dB/inch |
| 5 GHz | 1.20 dB/inch | 0.35 dB/inch | 0.22 dB/inch |
| 10 GHz | 2.80 dB/inch | 0.65 dB/inch | 0.40 dB/inch |
| 28 GHz | — | 1.50 dB/inch | 0.95 dB/inch |
判断方法：工程中通过VNA（矢量网络分析仪）测量S21参数获取插损。测量时需注意：
- 校准方式：使用SOLT校准至探针尖端或连接器参考面
- 去嵌入处理：通过TRL校准或仿真去除测试夹具影响
- 长度归一化：将实测插损除以走线物理长度，得到dB/inch值
常见误区：初学者常将S21的幅值直接等同于插损，但S21包含反射和损耗的综合效应。当回波损耗S11较差时（例如-10dB），S21会因反射而偏低，但实际介质损耗可能正常。正确做法是同时观察S11和S21，或使用公式IL = -20·log₁₀(|S21|/(1-|S11|²))进行修正。
风险提示：dB/inch是频率相关的参数，不同频率下的插损不可直接比较。在报告插损数据时，必须同时标注测试频率和测试方法。例如"10GHz下微带线插损0.65dB/inch（50Ω，Dk=3.3，Df=0.002，线宽0.35mm）"才是完整描述。
2.3 损耗类型：导体、介质、辐射、泄漏
核心原理：射频信号在PCB传输路径上的总损耗由四种物理机制构成，理解每种损耗的成因是定位层叠结构问题的前提。
① 导体损耗（Conductor Loss）：由铜箔的有限电导率引起，高频下电流集中在导体表面（趋肤效应），有效导电面积减小。导体损耗与频率的平方根成正比，与线宽成反比。层叠结构中，铜箔类型（RTF、HVLP、压延铜）和铜箔粗糙度直接影响导体损耗。粗糙的铜箔表面增加了有效路径长度，导致损耗增加。
② 介质损耗（Dielectric Loss）：由介质材料的极化损耗引起，与频率成正比，与材料的损耗角正切Df直接相关。介质损耗是高频下插损的主要成分。层叠结构中，PP（半固化片）和芯板的Dk/Df值决定了介质损耗大小。玻璃纤维布类型（E-glass、L-glass、NE-glass）对Df有显著影响。
③ 辐射损耗（Radiation Loss）：信号在传输线不连续处（拐角、过孔、宽度突变）或参考层不完整区域产生电磁辐射，能量以空间波形式逸出。辐射损耗与频率的平方成正比，在毫米波频段尤为严重。层叠结构中，参考层完整性、走线到参考层距离、拐角处理方式都影响辐射损耗。
④ 泄漏损耗（Leakage Loss）：信号通过寄生路径耦合到相邻走线或腔体，或通过屏蔽层缝隙泄漏。泄漏损耗与层叠结构中的屏蔽设计、层间距离、过孔屏蔽间距密切相关。
| 损耗类型 | 频率依赖 | 层叠相关因素 | 典型占比（10GHz） |
|---|---|---|---|
| 导体损耗 | ∝√f | 铜箔类型、铜厚、线宽 | 20-30% |
| 介质损耗 | ∝f | PP/芯板Df、玻纤布 | 60-70% |
| 辐射损耗 | ∝f² | 参考层完整性、拐角 | 5-10% |
| 泄漏损耗 | ∝f | 屏蔽设计、层间距 | 1-5% |
案例拆解：某雷达收发组件，工作频率12GHz，射频走线长度2.5英寸，实测插损3.2dB，远超理论值2.1dB。排查过程如下：
- 初始现象：S21在12GHz处为-3.2dB，S11为-18dB（反射正常），排除反射影响
- 关键数据：设计使用Megtron6材料（Df=0.002），理论插损应为0.65dB/inch×2.5=1.625dB，实测3.2dB，超标近一倍
- 分析判断：对比仿真模型，发现实际层叠中PP层厚度从设计值0.1mm变为0.15mm（压合公差），导致阻抗从50Ω变为58Ω，但S11仍较好（因源端匹配网络补偿）
- 实际操作：切片分析确认PP厚度偏差，重新计算阻抗并调整线宽；同时检查铜箔粗糙度，发现使用了RTF铜箔（Rz=4μm）而非设计指定的HVLP铜箔（Rz=1.5μm）
- 结果对比：更换HVLP铜箔并修正线宽后，实测插损降至1.8dB，接近理论值
- 复盘经验：层叠结构中的材料参数（铜箔粗糙度、PP厚度公差）对插损影响巨大，设计阶段必须与PCB厂确认实际工艺能力
经验提醒：在层叠设计阶段，建议预留插损预算余量。对于10GHz以上信号，理论计算值应预留15-20%的余量，以覆盖材料批次差异、工艺公差和测试误差。同时，在PCB上设计插损测试校准线（已知长度的直通线），便于量产阶段快速验证层叠质量。
常见误区总结：
- 误区一：只关注介质损耗而忽视导体损耗。在较低频率（<3GHz）或窄线宽设计中，导体损耗可能占主导
- 误区二：认为低Df材料一定低插损。若铜箔粗糙度不匹配，导体损耗可能抵消介质损耗的优势
- 误区三：忽略辐射损耗。在层叠设计中，参考层挖空或走线靠近板边会导致辐射损耗急剧增加
- 误区四：将泄漏损耗与辐射损耗混为一谈。辐射是能量逸出到空间，泄漏是能量耦合到非预期路径，排查方法不同