4、原理图审查之电源架构：电源拓扑选择、去耦电容布局与容值搭配、电源平面分割、DC-DC开关噪声抑制

电源架构是EMC设计的根基。在原理图审查阶段，电源拓扑的合理性、去耦电容的配置、电源平面的分割策略以及DC-DC开关噪声的抑制措施，直接决定了后续PCB设计的成败。本章将围绕这四个核心维度，系统讲解审查要点、判断方法及工程实战经验。电源架构设计不当，往往在EMC测试阶段暴露出传导发射超标、辐射发射异常、电源完整性恶化等问题，而这些问题在原理图阶段通过系统化审查是完全可以提前规避的。

4.1 电源拓扑选择：从源头控制EMC风险

核心原理：电源拓扑决定了噪声产生的机理和强度。线性稳压器（LDO）通过调整管压降实现稳压，输出纹波小、无开关动作，但效率低、只能降压；开关电源（Buck/Boost/Buck-Boost）通过高频开关和储能元件实现电压转换，效率高但开关动作产生强烈的dv/dt和di/dt噪声。在原理图审查中，首先要确认所选拓扑是否与负载特性匹配，以及是否考虑了EMC裕量。

判断方法：审查时按以下步骤进行拓扑合理性验证：

1. 输入输出条件核查：确认输入电压范围、输出电压/电流需求，计算功率损耗和效率预期。若压差大且电流小（如24V→3.3V/100mA），LDO虽简单但功耗过高，应选择Buck；若输入电压可能低于输出电压（如锂电池供电），需选择Boost或Buck-Boost。
2. 噪声敏感度评估：为模拟前端、PLL、RF电路供电时，优先考虑LDO或低噪声LDO+后级滤波；为数字核心、IO、存储器供电时，Buck是主流选择，但需评估开关频率对敏感电路的干扰。
3. 开关频率选择：审查开关频率是否避开敏感频段（如FM广播88-108MHz、GPS 1.575GHz等）。常见Buck开关频率为300kHz-2MHz，高频开关可减小电感尺寸，但增加了辐射风险。
4. 多路输出策略：多路负载时，评估是采用多路独立Buck还是单路Buck+多路LDO。前者效率高但成本高、占板面积大；后者噪声低但效率受限。

4.2 去耦电容布局与容值搭配：构建低阻抗电源网络

核心原理：去耦电容的作用是为负载提供瞬态电流，并降低电源网络的交流阻抗。理想情况下，从负载端看进去的电源阻抗应远低于目标阻抗（Z_target = V_ripple/I_transient）。不同容值的电容具有不同的自谐振频率（SRF），小容值（如100nF）SRF高，适合滤除高频噪声；大容值（如10µF/100µF）SRF低，适合提供低频能量。去耦电容的布局位置直接影响其寄生电感，进而影响去耦效果。

操作流程：在原理图审查中，去耦电容的检查应遵循以下流程：

• 容值搭配检查：每个电源引脚至少配置100nF+10µF的组合。100nF（0402/0603）负责10MHz-100MHz的高频去耦，10µF（0805/1206）负责1MHz-10MHz的中频去耦。对于大电流负载（>2A），需增加100µF级大电容。
• 数量与位置验证：每个电源引脚旁必须就近放置至少一个100nF电容，距离引脚不超过50mil（约1.27mm）。多个电源引脚时，每个引脚独立配置，不可共享一个去耦电容。
• ESR/ESL审查：检查电容的等效串联电阻（ESR）和等效串联电感（ESL）。X7R/X5R陶瓷电容ESR低（<10mΩ），适合高频去耦；钽电容ESR较高（100-500mΩ），适合低频储能。避免使用高ESL的插件电容做高频去耦。
• 谐振点验证：通过计算或仿真确认电容组合的阻抗曲线在目标频段内低于目标阻抗。例如，100nF（0402，ESL≈0.5nH）的SRF约22MHz，10µF（0805，ESL≈1nH）的SRF约5MHz，两者组合可覆盖1MHz-100MHz。

4.3 电源平面分割：控制回流路径与跨分割风险

核心原理：电源平面为电流提供低阻抗回流路径。当多个电源域（如3.3V、1.8V、1.0V、模拟5V）共存于同一PCB时，必须进行平面分割。分割方式直接影响信号回流路径的完整性——若信号线跨越分割区域，回流电流将被迫绕行，形成大的环路面积，产生共模辐射和串扰。电源平面分割的核心原则是：保证每个信号的回流路径连续，避免跨分割。

判断方法：原理图审查阶段虽无法直接看到PCB布局，但可通过以下方式预判风险：

1. 电源域数量与分布：统计原理图中所有电源域，评估是否需要分割。若模拟与数字电源分离，需在原理图中明确标注分割建议和磁珠/0Ω桥接位置。
2. 关键信号跨域检查：审查ADC/DAC、运放、比较器等混合信号器件的电源引脚连接。若模拟电源（AVCC）和数字电源（DVCC）分别供电，需确认器件内部是否有跨域信号，以及外部接口（如SPI、I2C）是否跨越分割区域。
3. 磁珠/0Ω桥接策略：模拟与数字电源之间通常通过磁珠（600Ω@100MHz）或0Ω电阻连接。审查磁珠的额定电流是否满足负载需求，以及磁珠放置位置是否在分割桥接处。
4. 平面完整性预判：检查原理图中是否有大量信号线需要穿越不同电源域。若存在，需在PCB设计时确保信号线下方有连续的地平面作为回流路径，或增加地桥。

4.4 DC-DC开关噪声抑制：从源头到传播路径的综合治理

核心原理：DC-DC开关电源的噪声源主要包括：开关节点（SW）的高频电压跳变（dv/dt）、电感电流的纹波（di/dt）、以及续流二极管/同步MOS管的寄生振荡。这些噪声通过传导（电源线、地线）和辐射（空间耦合）两种途径传播。抑制策略需从源头降低噪声强度、在传播路径上增加衰减、在敏感端提高抗扰度三个层面展开。

操作流程：原理图审查中，DC-DC噪声抑制的检查点包括：

• 开关节点吸收电路：在SW节点对地增加RC吸收电路（如1Ω+1nF串联），抑制振铃。审查RC参数是否与开关频率匹配——吸收电路的截止频率应远高于开关频率（通常为开关频率的5-10倍）。
• 栅极驱动电阻：检查MOSFET栅极驱动电阻（R_gate）是否合理。增大R_gate可减缓开关速度，降低dv/dt，但会增加开关损耗。典型值为2.2Ω-10Ω，需在EMC和效率间平衡。
• 输入/输出滤波：输入端需配置π型滤波（磁珠+电容+电容），抑制传导发射。输出端需配置足够的陶瓷电容和电解电容组合，降低输出纹波。审查滤波电容的ESR和数量是否满足纹波要求。
• 电感选型：检查电感是否采用屏蔽式（屏蔽电感），额定饱和电流是否大于最大峰值电流的1.2倍。非屏蔽电感会辐射磁场，干扰邻近敏感电路。
• 反馈网络布局：反馈分压电阻应靠近FB引脚，走线远离SW节点和电感。若反馈走线过长或靠近噪声源，会导致输出不稳定或引入噪声。