3、多芯片级联架构：主从芯片拓扑、级联方式（菊花链/星型）、数据通路与接口（LVDS、SPI、CSI）概述
毫米波雷达在角分辨率、探测距离和点云密度上的性能极限，往往受限于单芯片的收发通道数量。以TI的AWR2243为例，单芯片仅提供3发4收，而要实现高精度成像或4D点云，通常需要将4颗甚至8颗芯片级联，形成12发16收或24发32收的虚拟阵列。多芯片级联并非简单地将多颗芯片“并联”在PCB上，其核心在于构建一套严格的主从同步机制，确保所有芯片的发射脉冲、本振信号和采样时钟在纳秒级对齐。本章将深入剖析级联架构的拓扑选择、数据汇聚通路以及关键接口的工程实现。
上图展示了典型的4芯片级联系统架构。主芯片（Master）负责产生全局本振（LO）信号和同步触发脉冲，通过PCB走线以菊花链或星型方式分发至各从芯片（Slave）。从芯片接收LO信号后，内部倍频锁相，保证所有芯片的发射频率和相位一致。各芯片采集的原始ADC数据通过LVDS接口输出至中央处理器（FPGA或TDA4VM），由处理器完成多芯片数据的拼接和波束形成。SPI总线则承担配置写入、状态回读和校准参数分发等控制面功能。
3.1 主从芯片拓扑与角色定义
核心原理：在多芯片级联系统中，主芯片（Master）是同步基准源，负责产生20GHz的本地振荡器（LO）信号、帧启动触发信号（Frame Trigger）和芯片间同步时钟（SYNC_CLK）。从芯片（Slave）不产生独立LO，而是接收主芯片的LO信号，经内部锁相环（PLL）倍频至76-81GHz频段。这种主从架构确保了所有芯片的发射信号具有确定的相位关系，这是虚拟孔径阵列能够正确工作的前提。
角色划分与配置流程：
- 主芯片配置：通过SPI写入主芯片的LO配置寄存器，使能LO输出引脚（LO_OUT），并配置为“主模式”。
- 从芯片配置：将从芯片的LO输入引脚（LO_IN）使能，配置为“从模式”，并关闭其内部LO产生电路。
- 同步验证：通过读取各芯片的PLL锁定状态寄存器（如AWR2243的ERR_REG），确认所有芯片的LO频率锁定在相同频点，且相位差在允许范围内（通常<5°）。
3.2 级联方式：菊花链与星型对比
菊花链（Daisy Chain）方式中，主芯片的LO信号先输入从芯片#1，从芯片#1内部通过低噪声放大器（LNA）对LO信号进行整形和缓冲后，再从LO_OUT引脚输出至从芯片#2，依此类推。这种方式的优势在于PCB走线简单，主芯片只需驱动一个负载；缺点是LO信号每经过一级从芯片都会引入额外的噪声和相位噪声恶化，且链路延迟逐级累积。
星型（Star）方式中，主芯片的LO输出通过一分多的功分器（Splitter）同时分发至所有从芯片。各从芯片接收到的LO信号路径长度可以做到完全等长，相位一致性最佳。但功分器会引入插入损耗（典型3-6dB），需要主芯片的LO输出功率足够高，或在功分器后增加驱动放大器。
| 对比维度 | 菊花链 | 星型 |
|---|---|---|
| PCB走线复杂度 | 低（串联走线） | 高（需要功分器和等长布线） |
| 相位一致性 | 逐级累积误差，需逐芯片校准 | 天然等长，一致性高 |
| LO信号质量 | 每级引入噪声，信噪比下降 | 各支路独立，信号质量一致 |
| 故障隔离 | 单点故障导致后续芯片失锁 | 单支路故障不影响其他芯片 |
| 适用场景 | 2-3芯片级联，成本敏感 | 4芯片以上，高性能成像 |
判断方法：当级联芯片数≤3且对相位噪声要求不极端时，优先选择菊花链以降低PCB设计难度；当芯片数≥4或需要长时间连续波（FMCW）模式时，必须采用星型拓扑。在星型拓扑中，功分器应选择威尔金森功分器，其各端口隔离度优于20dB，避免芯片间的LO信号串扰。
3.3 数据通路与接口详解
LVDS数据通路：每颗AWR2243芯片提供4路LVDS差分对，每路最高速率可达1.6Gbps。在多芯片级联中，每颗芯片的LVDS接口独立连接至FPGA或处理器，形成并行数据通路。数据格式通常为12bit ADC采样值，包含I/Q两路。FPGA内部需要为每颗芯片分配独立的FIFO缓冲区，并通过帧同步信号对齐各芯片的数据流。
// 典型LVDS数据对齐伪代码
always @(posedge clk) begin
if (frame_trigger) begin
chip0_fifo <= {lvds0_data, lvds0_valid};
chip1_fifo <= {lvds1_data, lvds1_valid};
// 检查各芯片帧头标志
if (chip0_fifo[63:56] == 8'hAA && chip1_fifo[63:56] == 8'hAA)
data_aligned <= 1'b1;
end
endSPI控制通路：SPI接口用于芯片初始化、配置写入和状态监控。在级联系统中，所有芯片共享同一SPI总线（片选信号CS分别控制），或采用SPI菊花链模式（通过SPI_CS_DAISY_CHAIN寄存器配置）。SPI时钟频率通常为20-50MHz，配置数据量约10KB，初始化时间约10ms。
CSI-2接口：部分新型号芯片（如AWR2944）支持CSI-2接口输出预处理后的点云数据。CSI-2采用MIPI协议，支持多通道（1-4 lane）传输，每lane速率可达2.5Gbps。在级联系统中，CSI-2通常用于将多芯片数据汇聚后输出至SoC，减少FPGA的资源占用。
3.4 案例拆解：4芯片级联雷达的同步调试实战
背景与约束：某自动驾驶项目需要实现120°水平视场角、0.1°角分辨率的4D成像雷达，采用4片AWR2243级联（12发16收）。PCB尺寸限制为120mm×100mm，要求所有芯片的LO相位差小于3°。
初始现象：首次上电后，通过SPI读取各芯片PLL锁定状态，发现从芯片#2和#3的PLL锁定指示灯正常，但芯片#1的PLL失锁。进一步检查发现，芯片#1的LO输入引脚电平异常（低于最小输入功率-10dBm）。
分析过程：
- 使用频谱仪测量主芯片LO_OUT引脚的输出功率，实测为+5dBm，符合规格。
- 测量功分器各输出端口功率，发现端口#1输出功率为-12dBm，明显低于其他端口（-6dBm）。
- 检查功分器焊接质量，发现端口#1的焊盘存在虚焊，导致插入损耗增大。
操作步骤：使用热风枪对功分器端口#1进行补焊，重新测量输出功率恢复至-6dBm。重新上电后，所有芯片PLL锁定正常。随后进行相位校准，通过内置的BIST（内建自测）模式发射单音信号，测量各芯片的相位差，发现芯片#1与主芯片的相位差为2.8°，满足设计要求。
结果对比：修复前，雷达点云在水平方向出现明显的“重影”现象，角分辨率恶化至0.3°；修复后，点云清晰，角分辨率恢复至0.12°。复盘经验：在级联系统调试中，应优先检查LO链路的功率分配是否均衡，使用热像仪或功率计逐节点测量，避免盲目调整软件参数。
3.5 常见误区与设计复盘
- 误区一：忽略LO走线等长设计。部分工程师认为数字延迟补偿可以解决一切相位差，但模拟域的相位噪声和幅度不一致无法通过数字补偿完全消除。建议在PCB设计阶段就进行等长布线，将长度差控制在2mm内。
- 误区二：SPI菊花链配置顺序错误。在SPI菊花链模式下，配置数据从主芯片串行移入，再从最后一级从芯片移出。如果配置顺序颠倒，会导致所有芯片的寄存器地址错位。建议在初始化代码中增加回读校验。
- 误区三：LVDS数据未对齐就进行波束形成。多芯片数据必须严格对齐到同一采样时刻，否则波束形成会出现栅瓣。应在FPGA中实现基于帧头检测的自动对齐机制，并预留至少4个采样点的对齐余量。